xiaomifeng 发表于 2011-8-4 15:38:54

同步设计与异步设计优劣，有时序仿真为证，时序约束结果令人意想不到。

最近看同步设计和异步设计看得比较多，对此做了一个小实验对比，前三张图片为同步设计，后三张图片为异步设计。
第一、仿真采用时序仿真，从波形图可以清楚的看到同步设计不会有毛刺的产生，异步设计会存在毛刺。
第二、对两个设计的始终均约束为50MHz，原以为同步设计的最高时钟会高于异步设计，但是结果恰恰相反，至于为什么，知道的请发表意见。
第三、找到最差路径之后，怎么调整路径，这一部分还不怎么会，知道的请发表意见。

xiaomifeng 发表于 2011-8-4 15:42:07

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664160YB6O67.jpg
(原文件名:同步0.jpg)

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664161AP2W68.jpg
(原文件名:同步1.jpg)

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664162ZBE743.jpg
(原文件名:同步2.jpg)

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664163EUOB7I.jpg
(原文件名:异步0.jpg)

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664164TZL6SY.jpg
(原文件名:异步1.jpg)

http://cache.amobbs.com/bbs_upload782111/files_44/ourdev_664165H4MMGE.jpg
(原文件名:异步2.jpg)

geff 发表于 2013-4-9 16:13:14

我试着解释一下
2.你的异步电路只给一个寄存器时钟，他在找路径延时时就只以第一个寄存器为标准
而同步电路给四个寄存器时钟，这样就要从四个路径中找出最差路径（第一个不是最差路径）
所以最高时钟会下降

我有个问题，从你时序图中，怎么能看出来毛刺？

eduhf_123 发表于 2013-4-9 16:27:19

异步的那个设计，快是快了，可是根本没法儿用。
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