superlong 发表于 2011-5-22 17:39:31

FPGA不用的时钟输入管脚如何处理？

FPGA不用的管脚，例如时钟输入管脚clk1...clk7,在画电路板时是接地呢，还是悬空在软件里设置成三态输入？

qwic 发表于 2011-5-22 19:26:32

接地

lanqilove 发表于 2011-5-22 20:21:00

不用管它就行，悬空，在软件里也不用设置。

因为你的设计压根就没和他扯上关系，不布置那个引脚就行

dengxiaofeng 发表于 2011-5-22 20:23:01

最好接地吧

qwic 发表于 2011-5-22 21:12:15

回复【2楼】lanqilove三木
不用管它就行，悬空，在软件里也不用设置。
因为你的设计压根就没和他扯上关系，不布置那个引脚就行
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接地或通过电阻下拉接地都可以，悬空不是好的设计习惯，具体为什么去查手册吧

superlong 发表于 2011-5-22 22:39:06

感谢楼上各位指导，我还是直接接地吧！

liulangmao 发表于 2011-5-23 20:51:52

接地功耗变大，芯片发热。

hunter000000 发表于 2011-5-23 21:59:27

接地功耗变大，可以用10k电阻下拉到地。不会发热，也起到接地作用。

allen_comm 发表于 2013-10-8 09:25:18

接地功耗并不会变大，手册推荐接地是考虑到在某些极端条件下，悬空会导致误输入。
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