论坛首页 › FPGA › XILINX RED LOGIC II 开发板出来的波形怎么是这个样子的，是什么导致的啊？？

AlongChare 发表于 2011-5-20 20:48:49

XILINX RED LOGIC II 开发板出来的波形怎么是这个样子的，是什么导致的啊？？

我在做毕业设计，用FPGA做的viterbi译码器。老师买的一款 XILINX RED LOGIC II 开发板出来怎么是这样的波形啊？不是4层板吗，怎么感觉很差？？是什么原因啊？有没有懂的啊，介绍一下，或者推荐点资料，不需要太深入。谢谢。附图如下：
http://cache.amobbs.com/bbs_upload782111/files_39/ourdev_641599BM06VW.jpg
(原文件名:Image(009).jpg)

highend 发表于 2011-5-21 15:12:00

这就是正常的波形。呵呵。

一段导线，一端连接FPGA的输出，一端连接你的高阻输入，相对与GND来说相当于很多个小小的电感和电容（呃，导线相当于电阻貌似最常见，不过这里却基本忽略了）。

当一端从GND变化成3.3V的时候，通过电感给电容充电－－－理论上电容两端最高可以达到6.6V的电压（这就叫振铃）。

你的50MHz信号，还算可以的。基本不影响通讯吧。


严格的信号完整性，需要板厚的控制（层厚）。最常见的是顶层5mil的线宽，层厚4.5mil实现50欧姆左右的阻抗（不是电阻哦）。在输入端也做好阻抗匹配，那样就能实现信号的平滑上升（脉冲宽度的1／5上升时间？），并且无振铃。


有一点要知道，当使用50欧姆阻抗时，每一根通讯线的功耗都是比较大的。当你10根数据线在一起的时候，地（GND）也就变成空中楼阁了，你可以叫做地震或者地弹............

AlongChare 发表于 2011-5-25 10:30:28

回复【1楼】highend
-----------------------------------------------------------------------

感谢回复！！！！受教了！

查看完整版本: XILINX RED LOGIC II 开发板出来的波形怎么是这个样子的，是什么导致的啊？？