[求助]关于altera FPGA PLL动态重构的问题
最近想用FPGA实现250M到几M的时钟,本来是用计数器来实现的,但要实现50%占空比与连续调节比较难,偶然之间发现ALTPLL里面有这个功能http://cache.amobbs.com/bbs_upload782111/files_38/ourdev_632269Y5TFZS.png
(原文件名:QQ截图未命名.png)
http://cache.amobbs.com/bbs_upload782111/files_38/ourdev_632271EBUTSH.png
(原文件名:QQ截图未命名1.png)
(如图)
我可不是一般的高兴,然后直奔到altera的主页上找相关描述的资料,具体上知道输出频率是F=M/(N*C),改变各控制字节的值来改变输出,而,我发现我仿真波形时,却没有仿真成功
http://cache.amobbs.com/bbs_upload782111/files_38/ourdev_632273KBHFT0.png
(原文件名:QQ截图未命名2.png)
我百思不得其解,而且发现资料上的描述不太完整,希望有用过此功能的前辈们,能给予小弟一些宝贵的意见 增加说明,scandata输入的数据依家对C4、C0、M、N、CP、LF(注:CP、LF各9位,合并成18位),C4、C0分别写入10与4,M、N分别写入1、5 回复【1楼】yygyyygy
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用FPGA实现250M到几M的时钟 这里是有几组时钟?还是要有很多个?
如果是有几组的话那个就很容易了 LZ可以尝试下NCO和ALTPLL_RECONFIG 回复【2楼】Candlelook
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不是做几组,是做连续可调,数控的PLL 回复【3楼】p.nicholas
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嗯,这个想法是有过,但总想用alt_pll搞出来,毕竟花了那么多的时间看文献 回复【2楼】Candlelook
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最近把ALTPLL_RECONFIG看了一下,原来这个模块是为了方便控制PLL Dynamic configuration设定的 我的更奇诡。没有scanclk信号。最后输出不能锁定。
http://cache.amobbs.com/bbs_upload782111/files_47/ourdev_690732D05D72.JPG
(原文件名:altpll.JPG) 楼主搞定了吗? 楼主这个是cyclone III以上吧
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