求助:repeat() 要求"endmodule"是什么意思?--verilog hdl
http://cache.amobbs.com/bbs_upload782111/files_37/ourdev_624896NQPPG2.JPG(原文件名:1.JPG)
如图,而且无论是while() 甚至是forever()语句都要求endmodule,完全看不懂了。 被挡到的英文字是 expecting "endmodule" 估计你的endmodule前有不可见的非法字符。 repeat 可以用整数 还是只能用常数 啊 回复【3楼】linuxpro
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是我弄错了。谢谢 回复【5楼】brahen
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楼主是怎么解决的?我也遇到这个问题了 repeat似乎只能用于仿真,写testbench,不能被综合。
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。
(2)所有综合工具都不支持的结构:time,defparam,$finish,fork,join,initial,delays,UDP,wait。
(3)有些工具支持有些工具不支持的结构:casex,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repeat,task,while。 MARK下
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