求助：repeat() 要求"endmodule"是什么意思？--verilog hdl

brahen · 发表于 2011-3-23 22:00:04

(原文件名:1.JPG)
如图，而且无论是while() 甚至是forever()语句都要求endmodule，完全看不懂了。

brahen · 发表于 2011-3-23 22:01:22

被挡到的英文字是 expecting "endmodule"

linuxpro · 发表于 2011-3-23 22:50:14

估计你的endmodule前有不可见的非法字符。

Fourier00 · 发表于 2011-3-23 23:15:54

repeat 可以用整数还是只能用常数啊

brahen · 发表于 2011-3-30 16:35:23

回复【3楼】linuxpro
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是我弄错了。谢谢

stirwl · 发表于 2011-7-28 12:07:38

回复【5楼】brahen
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楼主是怎么解决的？我也遇到这个问题了

brahen · 发表于 2011-7-29 23:42:54

repeat似乎只能用于仿真，写testbench，不能被综合。

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

kihell · 发表于 2011-10-24 23:00:28

MARK下

求助：repeat() 要求"endmodule"是什么意思？--verilog hdl

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