willamchen 发表于 2011-1-28 15:30:46

如何使用CPLD本身50MHZ的时钟产生一个3MHZ的分时钟?

主要问题如题，但是更加详细的是这样的：
1、首先我是有一个CPLD—50MHZ，想产生一个3MHZ的分频，当然是精确的，不然就会和其他时钟产生偏移，如何产生？
2、我看网上说PLL可以实现，如何实现呢？我用quartus的wizard时出现了这样:    can not implement the requested PLL
                                                                                                               cause: requested mult/div factors cannot achievable
3、当我改变PLL 中间inclk0的信号为10MHZ的时候他就会出现 cause ： VCO or PFD 溢出的情况，当然换了一个信号的FPGA就好了。
所以在这里向请问一下，只用CPLD 可以实现否？ 如果可以请详细介绍（本人比较愚钝）

mcupro 发表于 2011-2-23 04:16:09

CPLD里面没有PLL,啊。
应该无法实现，50M是的频率，是20NS的周期，也就是CPLD最小的时间分辨单位，就算使用GATED CLK单纯使用逻辑单元只能凑出半个周期10NS的整数倍数的周期,凑不出一个精确频率为3M的小数周期来。

SZSBS 发表于 2011-2-23 09:38:59

用ACTEL的060及以上器件呀，它里面有模拟的PLL，可以50M进去，产生精准的3M频率；如有不清楚的QQ:609702901

yhzhx01 发表于 2011-3-13 00:06:41

办不到

DreamSourceLab 发表于 2011-3-14 14:24:02

做不到精确的3MHz，如果精度要求不高，那么可以做一个0~49的计数器，然后16,17,17，产生三个周期

pafvell 发表于 2011-5-16 10:37:44

你可以选个2的指数次的晶振
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