急求！！！ISE 时序仿真，setup time 报错
ISE11.1,调用modelsim6.5a联合仿真，在post place&route 仿真时，setup time出现错误（这个问题都折腾快一个星期了，差了很多资料，还是搞不清楚...）：/********************************************************************************************************************************************/
** Error: G:/Xilinx/11.1/ISE/verilog/src/simprims/X_FF.v(99): $setup( posedge CE &&& (ce_clk_enable1 != 0):469394 ps, posedge CLK:469534 ps, 554 ps );
# Time: 469534 psIteration: 2Instance: /testbench/uut/\U_TXPAR_BUFADDR/BU30
# ** Error: G:/Xilinx/11.1/ISE/verilog/src/simprims/X_FF.v(100): $setup( negedge CE &&& (ce_clk_enable1 != 0):3268694 ps, posedge CLK:3268834 ps, 554 ps );
# Time: 3268834 psIteration: 0Instance: /testbench/uut/\U_TXPAR_BUFADDR/BU36
...
/********************************************************************************************************************************************/
之前的功能仿真和，post-translate 和 post-map仿真都没问题，问题应该是出在布局布线以后的延时不满足上了，
不过我现在对于时序约束这一块不是很熟，精力都放在算法上了，想请教一下，一般怎么消除setuptime 的错误啊，降频就算了...
另外，出错单元是一个21位计数器
counter21 U_TXPAR_BUFADDR ( //counter21 for buffer addresses generation
.Q(TXPAR_BUFADDR),
.CLK(MAC_CLK),
.Q_THRESH1(THRESH1), //用于标识21位参数已经计数完毕
.CE(TXSTART_REQ), //TXSTART_REQ到来后，启动TXPAR_BUFADDR计数
.AINIT(DATA_REQ));
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