新手CPLD时序问题
新手CPLD时序问题module psp(psp,pspclk)
always @(posedge clk)
begin
pspclk=~pspclk;
end 为什么输出 不与输入同步,要滞后6ns ??
图:
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_600513LHJ9RB.JPG
芯片 (原文件名:sl.JPG)
http://cache.amobbs.com/bbs_upload782111/files_35/ourdev_600514LV2X1V.JPG
sim (原文件名:未命名.JPG) 求 帮新手解惑 !谢谢各位 门电路延长…… 不延迟那是理想状态 因为你这个信号通过门电路,由于这个半导体器件的容性,信号的传递会有延迟的,而且这个时序仿真本来就是软件设定的一个延时参数嘛 感谢回复【3楼】acmilann
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回复【5楼】hjind
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感谢给我指导!
那是不是意味着,只要是 端口操作 都会有延时? 可以回去看看数字电路 竞争,冒险, 会让你加深 对信号延迟的 印象 在时序电路里用“=”是什么意思? 回复【8楼】ngzhang 兽哥
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=阻塞赋值 用非阻塞效果一样
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