新手CPLD时序问题

c65193145 · 发表于 2010-11-26 08:10:44

新手CPLD时序问题
module psp(psp,pspclk)

always @(posedge clk)
begin
pspclk=~pspclk;
end

c65193145 · 发表于 2010-11-26 08:18:55

为什么输出不与输入同步，要滞后6ns ??
图：

芯片 (原文件名:sl.JPG)

sim (原文件名:未命名.JPG)

c65193145 · 发表于 2010-11-26 08:19:33

求帮新手解惑！谢谢各位

acmilann · 发表于 2010-11-26 10:04:27

门电路延长……

avrgogo · 发表于 2010-11-26 10:08:22

不延迟那是理想状态

hjind · 发表于 2010-11-26 10:11:14

因为你这个信号通过门电路，由于这个半导体器件的容性，信号的传递会有延迟的，而且这个时序仿真本来就是软件设定的一个延时参数嘛

c65193145 · 发表于 2010-11-26 13:57:28

感谢回复【3楼】acmilann
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回复【5楼】hjind
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感谢给我指导！
那是不是意味着，只要是端口操作都会有延时？

acmilann · 发表于 2010-11-26 14:27:00

可以回去看看数字电路竞争，冒险，会让你加深对信号延迟的印象

ngzhang · 发表于 2010-11-27 00:15:13

在时序电路里用“=”是什么意思？

c65193145 · 发表于 2010-11-30 19:55:01

回复【8楼】ngzhang 兽哥
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=阻塞赋值用非阻塞效果一样

新手CPLD时序问题

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