liu_xf 发表于 2010-11-15 22:40:01

从未见过的verilog句子

http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_598192DEF98U.jpg
(原文件名:1.jpg)

http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_598193M88BKT.jpg
(原文件名:2.jpg)

文件中2的这个语句是什么意思啊，第一次在verilog中看到这样的句子

///declare a divisioner
Divisioner #(.DIVISION_MAX(BUFFER_CYCLE)) state_jump_divisioner( Bus2IP_Clk, is_idle, will_state_jump );                               
//assign will_state_jump = ~is_idle;


BUFFER_CYCLE在文件2中parameter BUFFER_CYCLE = 2;

DIVISION_MAX在文件1中parameter DIVISION_MAX = 32'd25000000;

Divisioner是文件1中的module

state_jump_divisioner这个在整个工程中搜都搜不到

Bus2IP_Clk, is_idle, will_state_jump 这三个信号 和文件1中的clock_src, isReseted, pulse_dst似乎是相接的

这种句子第一次看到，哪位能解释一下

verilog是半路出家

chenguanglu 发表于 2010-11-15 22:53:07

建议楼主还是 随便找个书看看吧只是一个 元件例化语句# 后面是定义参数大小 state_jump_divisioner 是例化的 元件名 和 R1 R2 一样的意思 只是个编号

liu_xf 发表于 2010-11-16 08:51:34

谢谢楼上，说得很对

Divisioner #(.DIVISION_MAX(BUFFER_CYCLE)) state_jump_divisioner( Bus2IP_Clk, is_idle, will_state_jump );

是一个带参数的元件例化语句

DIVISION_MAX是在Divisioner 中定义的一个参数， 这里将BUFFER_CYCLE的值赋给它

state_jump_divisioner是元件名

Bus2IP_Clk, is_idle, will_state_jump这三个参数与Divisioner元件的三个参数是按顺序对应的
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