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![](http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_598192DEF98U.jpg)
(原文件名:1.jpg)
![](http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_598193M88BKT.jpg)
(原文件名:2.jpg)
文件中2的这个语句是什么意思啊,第一次在verilog中看到这样的句子
///declare a divisioner
Divisioner #(.DIVISION_MAX(BUFFER_CYCLE)) state_jump_divisioner( Bus2IP_Clk, is_idle, will_state_jump );
//assign will_state_jump = ~is_idle;
BUFFER_CYCLE在文件2中 parameter BUFFER_CYCLE = 2;
DIVISION_MAX在文件1中 parameter DIVISION_MAX = 32'd25000000;
Divisioner是文件1中的module
state_jump_divisioner这个在整个工程中搜都搜不到
Bus2IP_Clk, is_idle, will_state_jump 这三个信号 和文件1中的clock_src, isReseted, pulse_dst似乎是相接的
这种句子第一次看到,哪位能解释一下
verilog是半路出家 |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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