modelsim仿真问题
小弟编了一个很简单的时钟分频程序 在quartus上的功能仿真中可以仿出波形 但是在modelsim中却没有波形工程顶层模块入口为clkdiv.v clkdiv_test.v为在工程下建立的又一.v文件
分频代码如下：
module clkdiv(out,clk);
input clk;
output out;
reg i;
always@(posedge clk)
begin
i<=i+1'b1;
end
assign out=(i==1)? 1'b1:1'b0;
endmodule
测试代码如下：
`timescale 1ns / 1ps
module clkdiv_test;
reg mclk;
wire q;
always#10 mclk=~mclk;
initial
begin
mclk=0;
end
clkdiv clkdiv(
.clk (mclk),
.out (q) );
endmodule
请教各位 为什么modelsim的输出始终是X？ 你要是没有初值，运行得再长也是X的
因为X取反仍是X 问题已解决 就是i没有初值谢谢
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