求助 如何用verilog写一个单稳态触发器？
输入信号为A（不定期产生一个上升沿），clk（时钟），输出为Aout，需要的是每个A的上升沿的下一个clk 的上升沿开始，输出一个宽度为clk周期的方波
always (posedge A)
begin
@(posedge clk)Aout=A;
#1 Aout=0;
end
这样的话可以吗？#1在实际当中会产生一个clk宽度的延迟吗？ 用个计数器就行了！
先用一时钟同步A信号，检测A的上升沿
reg A_buf;
wire A_flag;
//同步A
always @(posedge clk)
begin
A_buf <= {A_buf,A};
end
assign A_flag = (A_buf == 3'b011)? 1 : 0; //上升沿
always @(posedge clk)
begin
if( A_flag )
begin
Aout <= 1;
Cnt <= 0; //计数器
end
else
begin
if( Cnt < WIDTH) //周期宽度
begin
Cnt <= Cnt + 1;
Aout <= 1;
end
else
begin
Aout <= 0;
end
end
end 回复【1楼】cicnx
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那么麻烦啊...⊙﹏⊙b
懂了，这个是把A的边沿信号，变成了A_FLAG的电平信号了~~~哈哈~~ LS的哥们啊，我仔细看了你那个程序，编译的时候说assign A_flag只能用到net类型上，需要把A_flag改为trireg类型~~~
而且我要的是1周期的脉冲，写成这样不是更好吗：
trireg A_buf;
trireg A_flag;
always @(posedge clk)
begin
A_buf <= {A_buf,f_en};
end
assign A_flag = (A_buf == 3'b011)? 1 : 0; //上升沿
assign A_out = A_flag；
不就OK了嘛？...A_FLAG的周期恰好本来就是一个clk~~哈哈 不好意思！ 我随手写的。 A_flag 是应该wire 类型
程序的意思就是可以现实任意周期，如你只要一个周期那用A_flag就可以了。
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