IP核的结合问题,还请指教
大家好,小弟最近初学FPGA,看到书上内容讲到调用IP核那一章。发现书上说RAM,FIFO之类的一般都用它的IP核,而不是自己写HDL,因为它的综合和资源等方面比自己写的verilog HDL还要好,而且在实际项目开发中还节约时间。
然后w我学着书上的方法,分别调用了RAM和FIFO的IP核,功能仿真以后,看到了正确结果。
但是现在我想能不能把几个IP核相结合,做个稍微复杂点的东西,不知道怎么组合,还请各位指教。 可以用原理图的方法,也可以用HDL语言实例化。 回复【1楼】semonpic
-----------------------------------------------------------------------
谢谢你的回复。我的意思是,能不能用调用的IP核做个稍微复杂一点的实验。譬如将FIFO,RAM 什么结合起来做个东西,还请指教。 这是我实际项目的多模块
http://cache.amobbs.com/bbs_upload782111/files_32/ourdev_577864.JPG
(原文件名:多模块.JPG) 先学习什么叫例化,知道后就懂得怎么结合了 学习中 IP 核就像IC,你从市面上买些IC,你也可以做一些简单的电路。但是如果你想做些复杂的东西,你可能要加个处理器,什么的。 学习,真高级 我知道了,谢谢提醒
页:
[1]