收集 Verilog HDL “延迟”“定时”的写法 ...
最近作一个设计要使用到 ...所以想收集一下不同的定时写法 | 延迟的写法
多多指教 [原创].怎样在有限状态机中延时.
http://www.cnblogs.com/yuphone/archive/2010/05/12/1733867.html 状态机 回1楼的
这个办法我有想过,但是有两点,比较意外的...
第一是:状态机会不会产生异步的情况?
“ always @ (*) ”
...
case( cState )
第二是:假设我有超过10种不同的“定时”,已不是要创建10个定时器?
嗯,很报歉如此大言不愧,不过真的是一个好建议! 可以用两个方式来解决:
1.计数器的状态用Next_state ,这样就可以在一个CLK里面转移进同时出状态
2.用一个CASE语句完成所有的状态计时,当然状态计时也是Next_state
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