收集 Verilog HDL “延迟”“定时”的写法 ...

akuei2 · 发表于 2010-6-8 21:13:09

最近作一个设计要使用到 ...
所以想收集一下不同的定时写法 | 延迟的写法
多多指教

tear086 · 发表于 2010-6-8 22:04:16

[原创].怎样在有限状态机中延时.[FSM][Verilog]
http://www.cnblogs.com/yuphone/archive/2010/05/12/1733867.html

sky_walker · 发表于 2010-6-8 22:41:10

状态机

akuei2 · 发表于 2010-6-9 04:13:03

回1楼的
这个办法我有想过，但是有两点，比较意外的...

第一是：状态机会不会产生异步的情况?
“ always @ (*) ”
...
case( cState )

第二是：假设我有超过10种不同的“定时”，已不是要创建10个定时器？

嗯，很报歉如此大言不愧，不过真的是一个好建议！

zzjjhh250 · 发表于 2010-12-27 14:26:22

可以用两个方式来解决：
1.计数器的状态用Next_state ,这样就可以在一个CLK里面转移进同时出状态
2.用一个CASE语句完成所有的状态计时，当然状态计时也是Next_state

阿莫论坛20周年了！感谢大家的支持与爱护！！