FPGA对TLC3578操作的求助，碰到了诡异的问题
哪位帮我看一下这个VHDL的程序，实在不知道咋搞了我是用FPGA对一个叫TLC3578的AD读数并暂存，然后让DSP读走，其中3578是带中断的SPI接口。使用要求是要先初始化然后才能正常工作。
初始化有两种方法，一种是默认的上电后SDI引脚保持2*16个以上的SCLK周期的高电平，另一种是写入“1010************”命令
我的程序是SDI引脚初始值设为1，对原始时钟计数400次以上（SPI接口时钟是对原始时钟的10分频）达到初始化的目的。然后在一个进程（原始时钟触发）中按位读数据，在另一个进程（原始时钟触发）中按位写下一次的AD通道选择，在第三进程（中断引脚触发）中进行AD通道转换和数据暂存。
因为仿真时钟频率设不了太低不能完全看到我的数据发送是否正确，所以把400改成32缩短长度意思一下，但是我发现当我分别改成64和128时居然结果大不相同，SDI引脚似乎有竞争，跳变很诡异。
为了避免错误是因为我对手册的误解，我把程序和3578的手册附上了，请熟悉VHDL语言的帮忙看一下。
另外有一个问题请教：VHDL语言是要求太严谨了还是不成熟，为什么我经常会发现当我对另一个进程修改的signal变量使用（不修改，仅判断）时会影响其他的进程呢，比如说我的程序我把400改成128，居然对我的SPI时钟产生了影响。这可是两个除了公用原始时钟以外毫无关联的进程啊。
注： 我所说的400修改为32、64或128在程序的第146行。
手册：
点击此处下载 ourdev_543613.pdf(文件大小:686K) (原文件名:TLC3578.pdf)
我的程序：
点击此处下载 ourdev_543614.rar(文件大小:492K) (原文件名:fpgamoto.rar) 这个问题最终解决了，是我的仿真时间设置问题，我设了400M的时钟，原来是被不能延长总仿真时间逼的结果造成了严重的后果，现在找到了延长总仿真时间的设置，后来经过好一阵努力终于写出来了
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