关于硬件乘法器的使用的一些疑问
使用的fpga是cyloneIII的ep3c10，看handbook是有23个18*18的乘法器，在quartus中用向导的方式生成了一段verilog代码，这样的话在综合的时候使用的是硬件乘法器吧？另外，对于乘法器，我认识不足，只有在数电时的时候接触过，对一些位数短的乘法，可以通过组合逻辑来实现，对于位数比较长的来说，组合逻辑貌似需要的le很多，看了一些verilog的教材，一般都是移位相加、查找表等等方法，牺牲时间来减少le开销。现在的问题是，我使用硬件乘法器的话，它是单周期计算完成的吗？这个硬件乘法器是不是不会占用可用的le了？
另外，我用乘法器做的是pid算法控制电机的速度，以前是niosII软核做，控制频率提不上去，因此决定硬件做。关于这种方案的可行性，也希望大牛们提一些意见。
谢谢，预祝各位新年快乐~ 读一下手册吧。使用FPGA内部的硬件乘法器有时候是需要原语显式的调用的。一定频率之下是可以单周期完成操作的，具体能到多少频率，需要查手册 回复【1楼】ngzhang 兽哥
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具体该读哪本手册呢？在哪里有明确提及的？方便指明一下吗？
谢谢！ datasheet，看看multiple的structure，有些有输入输出register,是pipeline结构，但是应该是一周期一个。
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