高速AD的时钟来源
高速AD/DA的时钟需要相位噪声小，抖动小，但是像高于200M的有源贴片晶振就比较难买了。FPGA中的PLL出来的时钟质量太差，有些时钟芯片但是配置不够灵活，请教高手们在设计高速AD或DA时钟的技巧 ADI 的时钟分配芯片 看了，但是配置不够灵活，配置接口是模拟的，几个接口直接把功能定死了 其实cycloneIII的pll输出250MHz的差分时钟信号还是可以用的，看AD采样率多高了 PLL的时钟抖动太厉害了吧，引起AD的SNR下降的太严重了回复【3楼】siriuslxm01
----------------------------------------------------------------------- FPGA灵活但是质量不高，专用芯片质量高但是不灵活。
不可兼得。 回复【5楼】ngzhang 兽哥
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ADI的时钟芯片还是可以的，前不久看了看，抖动小，且可以编程配置不同频率的时钟信号，时钟信号形式也挺多，还是不错的，就是要设计模拟电路 这个问题也一直困扰着我？
我在淘宝上看到一个这样的可配置时钟源，很好，不知道用的什么方案,卖家说是IDT的时钟，我找了IDT的网站没发现 http://www.freefpga.com/showart.asp?id=569
这里有一个可编程时钟源，看网站介绍指标比较高 ，卖家说是IDT的时钟，我找了IDT的网站没发现 回复【8楼】RENMA
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http://cache.amobbs.com/bbs_upload782111/files_30/ourdev_561790.jpg
(原文件名:pc_sfz.jpg)
http://cache.amobbs.com/bbs_upload782111/files_30/ourdev_561791.jpg
(原文件名:pc_sma.jpg)
http://cache.amobbs.com/bbs_upload782111/files_30/ourdev_561792.jpg
(原文件名:pc_brd.jpg) 回复【9楼】RENMA
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这个芯片的型号是什么呢 我们用IDT9885，不过是做数字时钟，没太关注指标，你可以看看 【10楼】 jlqamark
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回复【9楼】RENMA
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这个芯片的型号是什么呢
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你问的不是废话吗，知道我还贴上了啊 【11楼】 gahang
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我们用IDT9885，不过是做数字时钟，没太关注指标，你可以看看
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我贴的图片里用的可能就是IDT9885,这个抖动比较大200PS 。。。。。。200PS是做不了AD时钟的 回复【3楼】siriuslxm01
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cycloneIII超过50M的就已经是正弦波了，不知道250M效果如何 250M的方波恐怕高频分量有很多G了吧 那做那么高速的示波器的时钟是什么地方来的呢？
论坛上某高手发的1G采样的示波器， USB版本的
用的一片Xilinx的芯片他的时钟是怎么解决的呢 kunsd的第二款示波器好像是100多M，是直接pll给的 回复【16楼】vermon
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你说的是哪个示波器 去看了下，没有太多资料，但发现是用的500M的晶振 论坛上有个USB的示波器 http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4092684&bbs_page_no=1&search_mode=1&search_text=示波器&bbs_id=9999 回复【14楼】zrx737
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那AD的时钟最好是正弦波好呢，还是纯粹的方波好呢 回复【21楼】jlqamark
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AD的时钟有什么特殊要求吗 哈哈 我也不解 200m要是方波。那太牛逼了。那谐波一定是上G的了。 对这个话题感兴趣。有谁有好的方案不。要不拆开tek的看看用的是啥东东。 【23楼】 luan_dahai
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200m要是方波。那太牛逼了。那谐波一定是上G的了。 对这个话题感兴趣。有谁有好的方案不。要不拆开tek的看看用的是啥东东。
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支持拆开研究下哈，哈哈，很想搞明白这块怎么回事 回复【24楼】RENMA
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现在市场上卖的100M以上的有源晶振不都是方波么 【25楼】 jlqamark
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回复【24楼】RENMA
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现在市场上卖的100M以上的有源晶振不都是方波么
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方波？？？没见过有源晶振输出是方波的
。。。。。。。。。。。。
ADI的DDS芯片 AD9954 比较适合做AD的时钟
另外芯科的SI5338 也相当的猛，适合做AD时钟 。 学习一下 看大家讨论得很热烈。
实在是忍不住了。
高速AD和DA我做得很多了，2G的也搞过。
一般来说，是不是要用高质量的时钟，和设计需求关系很大，如果本身采样率不高，也就根本没有必要。
高速的AD，一般都是差分时钟输入的，这个时候必须考虑使用抖动极小的PLL类型的时钟分布芯片，这方面，ADI和NS都有，现在好的芯片可以做到100fs左右，满足几个G的采样率那是足够了。
当然，别人芯片性能，那是手册上的事，自己发挥得出来不，和匹配器件，PCB，调试环境，关系很大。超高速的AD，根本不是那么好做的。 看看national公司提供的参考设计 回复【4楼】jlqamark
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jitter影响的是ENOB吧。 做了很多的数据采集、回放系统，颇有心得，欢迎探讨。
设计时钟之前要做相噪的预算，而且真正做东西的时候时钟一般是不需要灵活的，频率在设计之初就定死了。比如你做3GSPS的数据采集器，那么你的时钟就设计成3GHz的。这时候可以用抽取的方法得到较低采样率的信号。
高速时钟都是用锁相环产生的。最后所产生的时钟质量和参考时钟的质量关系很大，一般情况下是将VCO或VCXO输出的频率锁定到一个高稳的时钟源上，这个时钟源一般用10MHz的比较多。要求不高的场合可以用TCXO做时钟源，要求高的话就用OCXO，这样长稳会比较好，要求更高的话就要用原子钟了。一般情况下，对于采样系统，正弦波时钟更好一些，而现在的时钟分配芯片的输出部分通常是个高速逻辑电路，输出的是方波，所以可以用一个带通SAW进行滤波。当然，也可以直接用方波，对于大多数ADC，影响不大，具体参照DATASHEET。
如果时钟产生后要经过长距离传输才能供给ADC或DAC，那么在接近ADC、DAC的地方最好用一个高速Buffer或滤波器，减少时钟的毛刺。
其实FPGA输出的时钟不像大家想像的那么糟糕，绝大多数情况下是够用的。通常那种几元钱的有源晶振输出的时钟的相噪很差的，如果用一个TCXO作为FPGA的时钟源，通过FPGA的锁相环输出的高频时钟是肯定比普通的有源晶振好的。 回复【31楼】WeightU4Ever
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说的很详细，好多东西和我之前想的都不一样 {:victory:}都是专家级的，能不能写个简单教程，说一下如何设计高速采集板卡呢。。？ 用PLL+VCO。或者有源晶振，也不算太贵，1GHz的我用过，量大的话也就30多块钱。
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