发个实例VHDL 正交光栅尺寸四倍频计数
http://cache.amobbs.com/bbs_upload782111/files_23/ourdev_512493.jpg(原文件名:未命名.jpg)
这是我做伺服闭环控制的一个测试模型 经过N次硬件长时间对比测试，性能不错。供大家参考，欢迎大家改进。
原理 检测A B上下降沿产生CLK周期宽度计数肪冲， 叠加后形成两方向的移位肪冲个数，两加减计数器计数 再24位置加法器相加，得到位移肪冲个数。
缺点：1. A B正交信号只做了简单的D触发器整形。如加入数字滤波电路，更有保证。
2. 这电路占资源较多，用了大量锁存器，而且2个24位计数器，一个24位加法器。
其它元件是Q2自带的
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
ENTITY Cjia IS
PORT( cp:in std_logic;
clr:in STD_LOGIC;
q :out INTEGER range -8388600 to 8388600:=0);
END Cjia;
architecture maxcpld of Cjia is
signal b :integer range -8388600 to 8388600:=0 ;
BEGIN
PROCESS(cp,clr)
BEGIN
IF clr='0' THEN
b<=0;
ELSE
IF cp'EVENT andcp='1'THEN
--if rising_edge(cp)then
b<=b+1;
END IF;
END IF;
end PROCESS;
q<=b;
end maxcpld ;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
ENTITY Cjian IS
PORT( cp:in std_logic;
clr:in STD_LOGIC;
q :out INTEGER range -8388600 to 8388600:=0);
END Cjian;
architecture maxcpld of Cjian is
signal b :integer range -8388600 to 8388600:=0 ;
BEGIN
PROCESS(cp,clr)
BEGIN
IF clr='0' THEN
b<=0;
ELSE
IF cp'EVENT andcp='1'THEN
--if rising_edge(cp)then
b<=b-1;
END IF;
END IF;
end PROCESS;
q<=b;
end maxcpld ;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
ENTITY jia16 IS
PORT( cp:in std_logic;
clr:in STD_LOGIC;
a :in INTEGER range -8388600 to 8388600:=0 ;
b :in INTEGER range -8388600 to 8388600:=0 ;
c:out INTEGER range -8388600 to 8388600:=0);
END jia16;
architecture maxcpld of jia16 is
signal d :integer range -8388600 to 8388600:=0 ;
BEGIN
PROCESS(cp,a,b,clr)
BEGIN
IF clr='0' THEN
d<=0;
ELSE
IF cp'EVENT andcp='1'THEN
d<=a+b;
END IF;
END IF;
end PROCESS;
c<=d;
end maxcpld ; 做过类似的东西,做法是先将A,B相转成脉冲方向信号,再直接对脉冲方向进行计数,这样耗的资料少点. 用GAL也能实现 没有能正确解析出方向信号。试过，我解析出来的方向信号假如AB同时高电平时换向会有两个脉冲方向不对，赐教！
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