cpld怎么和单片机通讯?
我现在想用单片机的数据线和CPLD相连,但是再接下来,最稳定的方法是怎么做呢>希望高手能指点指点! 唉,上次我有个贴的,估计没有了.我还搞了图呢,也是有为大侠指点后搞定的 你想通些哪类消息? 并口最简单,spi也行 我就想做并口的总线,但是我不知道怎么去采样总线上的数据!以什么样的时钟率啊什么的! 并口的话应该怎么处理啊!能给点提示吗? 既然挂总线那就当外RAM来用 把CPLD做成74HC165和74HC595,通讯就简单了. 并口总线可以的,主要在异步时钟域转换哪里.
我对RD,WE的采样采用了连采3拍,这样可以避免"冒险".54MHZ时钟时10几MHZ可靠交换数据 有简单的时序图吗>?这样可能理解起来好点!谢谢了! 把CPLD做成74HC165和74HC595,通讯就简单了.
如果这样做的话,只是单向的啊! 把CPLD/FPGA当成RAM,主要是处理时RD,WR,ALE锁存地址时要注意,RD,WR处理时可以用移位的方式多次采样,这样比较可好 处理RD,WR是要注意CPLD/FPGA的总线方向,不能有冲突 哦!谢谢!还需要仔细研究! 照着我做吧:
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=2032673&bbs_page_no=1&search_mode=3&search_text=Oliver&bbs_id=9999
好象恢复不全 哦.谢谢了!我去仔细研究! 做快速的FIFO?是什么意思? 没必要用FIFO,
1.用WR,RD边沿打入数据data,
2.通过对WR,RD异步时钟向同步转换(wr_flag,rd_flag)
3.同步后传递数据data 谢谢楼上的这么晚了还回帖!谢谢! 研究了一段时间还是有点迷茫!看到有的工程是,CPLD和CPU通讯是用的快速的FIFO,FPGA和CPU之间是,用FPGA去采样CPU总线的时间!但是有个问题就是,如果FPGA的频率比CPU总线频率低,该怎么办呢> 【19楼】 microcreat:必须得FPGA快,如果不快就只好降低通讯速度了,不管是FIFO还是其他自定接口,CPU发送的数据比你收的还快那你肯定搞不了啊 哦!呵呵!谢谢了!那是,继续研究! 飘过~ 不知道大家都用哪家的cpld/fpga,我用的是xilinx的,开发环境是ise10.1,软件大的恐怖,有时候出现莫名其妙的问题!不过功能强大!呵呵! 还有个问题,有没有通过USB下载的方式? altera
环境为:
quartus8.1
source insight3.5
modelsim se 6.4 我喜欢用两根线,就可以解决了 请问,2根线是什么意思? 怎么最近觉得CPLD的资源好容易用完哦! 可以参照我的帖子,http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3367887&bbs_id=1029
在CPLD中做三个锁存器和信号线,就可以通信.实际应用中,并没有使用时钟 谢谢!我先看看!呵呵!这个东东还要考虑到数据的误码率等! 请问如何保证模拟并口总线传输数据的正确性! 我搞CPLD和AVR通信也有一个月了,还是没有完全搞定,有些问题,在单字节读写时是正确的,当进行多字节通信时会有误码。在读写32个字节时有9个误码,而且是固定的 呵呵!现在搞定了吗? 还没有,有点愁呀,你弄好了吗? 我没有啊!呵呵!你的思路是什么啊?能简单介绍下吗? 很简单的,并口最简单了,8088,8086时序都可以参考 MARK
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