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cpld怎么和单片机通讯?

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出0入0汤圆

发表于 2009-3-2 19:10:45 | 显示全部楼层 |阅读模式
  我现在想用单片机的数据线和CPLD相连,但是再接下来,最稳定的方法是怎么做呢>希望高手能指点指点!

阿莫论坛20周年了!感谢大家的支持与爱护!!

知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)

出0入0汤圆

发表于 2009-3-2 19:54:20 | 显示全部楼层
唉,上次我有个贴的,估计没有了.

我还搞了图呢,也是有为大侠指点后搞定的

出0入0汤圆

发表于 2009-3-2 20:00:07 | 显示全部楼层
你想通些哪类消息?

出0入0汤圆

发表于 2009-3-2 20:16:11 | 显示全部楼层
并口最简单,spi也行

出0入0汤圆

 楼主| 发表于 2009-3-2 21:05:03 | 显示全部楼层
我就想做并口的总线,但是我不知道怎么去采样总线上的数据!以什么样的时钟率啊什么的!

出0入0汤圆

 楼主| 发表于 2009-3-2 21:05:50 | 显示全部楼层
并口的话应该怎么处理啊!能给点提示吗?

出0入0汤圆

发表于 2009-3-2 21:15:33 | 显示全部楼层
既然挂总线那就当外RAM来用

出0入0汤圆

发表于 2009-3-2 21:38:33 | 显示全部楼层
把CPLD做成74HC165和74HC595,通讯就简单了.

出0入0汤圆

发表于 2009-3-2 21:45:29 | 显示全部楼层
并口总线可以的,主要在异步时钟域转换哪里.

我对RD,WE的采样采用了连采3拍,这样可以避免"冒险".54MHZ时钟时10几MHZ可靠交换数据

出0入0汤圆

 楼主| 发表于 2009-3-2 22:41:14 | 显示全部楼层
有简单的时序图吗>?这样可能理解起来好点!谢谢了!

出0入0汤圆

 楼主| 发表于 2009-3-2 22:42:31 | 显示全部楼层
把CPLD做成74HC165和74HC595,通讯就简单了.

如果这样做的话,只是单向的啊!

出0入0汤圆

发表于 2009-3-3 15:38:11 | 显示全部楼层
把CPLD/FPGA当成RAM,主要是处理时RD,WR,ALE锁存地址时要注意,RD,WR处理时可以用移位的方式多次采样,这样比较可好

出0入0汤圆

发表于 2009-3-3 15:42:02 | 显示全部楼层
处理RD,WR是要注意CPLD/FPGA的总线方向,不能有冲突

出0入0汤圆

 楼主| 发表于 2009-3-3 20:30:02 | 显示全部楼层
哦!谢谢!还需要仔细研究!

出0入0汤圆

发表于 2009-3-3 20:53:17 | 显示全部楼层
照着我做吧:
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=2032673&bbs_page_no=1&search_mode=3&search_text=Oliver&bbs_id=9999

好象恢复不全

出0入0汤圆

 楼主| 发表于 2009-3-3 22:26:28 | 显示全部楼层
哦.谢谢了!我去仔细研究!

出0入0汤圆

 楼主| 发表于 2009-3-3 22:35:12 | 显示全部楼层
做快速的FIFO?是什么意思?

出0入0汤圆

发表于 2009-3-4 00:59:05 | 显示全部楼层
没必要用FIFO,
1.用WR,RD边沿打入数据data,
2.通过对WR,RD异步时钟向同步转换(wr_flag,rd_flag)
3.同步后传递数据data

出0入0汤圆

 楼主| 发表于 2009-3-4 09:10:11 | 显示全部楼层
谢谢楼上的这么晚了还回帖!谢谢!

出0入0汤圆

 楼主| 发表于 2009-3-9 19:18:44 | 显示全部楼层
研究了一段时间还是有点迷茫!看到有的工程是,CPLD和CPU通讯是用的快速的FIFO,FPGA和CPU之间是,用FPGA去采样CPU总线的时间!但是有个问题就是,如果FPGA的频率比CPU总线频率低,该怎么办呢>

出0入0汤圆

发表于 2009-3-9 20:09:56 | 显示全部楼层
【19楼】 microcreat  :必须得FPGA快,如果不快就只好降低通讯速度了,不管是FIFO还是其他自定接口,CPU发送的数据比你收的还快那你肯定搞不了啊

出0入0汤圆

 楼主| 发表于 2009-3-9 22:09:36 | 显示全部楼层
哦!呵呵!谢谢了!那是,继续研究!

出0入4汤圆

发表于 2009-3-9 22:17:46 | 显示全部楼层
飘过~

出0入0汤圆

 楼主| 发表于 2009-3-10 19:53:24 | 显示全部楼层
不知道大家都用哪家的cpld/fpga,我用的是xilinx的,开发环境是ise10.1,软件大的恐怖,有时候出现莫名其妙的问题!不过功能强大!呵呵!

出0入0汤圆

 楼主| 发表于 2009-3-10 19:55:37 | 显示全部楼层
还有个问题,有没有通过USB下载的方式?

出0入0汤圆

发表于 2009-3-10 21:52:40 | 显示全部楼层
altera
环境为:
quartus8.1
source insight3.5
modelsim se 6.4

出0入0汤圆

发表于 2009-3-24 18:17:15 | 显示全部楼层
我喜欢用两根线,就可以解决了

出0入0汤圆

 楼主| 发表于 2009-3-27 09:01:45 | 显示全部楼层
请问,2根线是什么意思?

出0入0汤圆

 楼主| 发表于 2009-5-28 12:06:58 | 显示全部楼层
怎么最近觉得CPLD的资源好容易用完哦!

出0入0汤圆

发表于 2009-6-1 00:33:19 | 显示全部楼层
可以参照我的帖子,http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3367887&bbs_id=1029
在CPLD中做三个锁存器和信号线,就可以通信.实际应用中,并没有使用时钟

出0入0汤圆

 楼主| 发表于 2009-6-4 10:03:27 | 显示全部楼层
谢谢!我先看看!呵呵!这个东东还要考虑到数据的误码率等!

出0入0汤圆

 楼主| 发表于 2009-6-4 10:16:08 | 显示全部楼层
请问如何保证模拟并口总线传输数据的正确性!

出0入0汤圆

发表于 2009-6-4 14:08:17 | 显示全部楼层
我搞CPLD和AVR通信也有一个月了,还是没有完全搞定,有些问题,在单字节读写时是正确的,当进行多字节通信时会有误码。在读写32个字节时有9个误码,而且是固定的

出0入0汤圆

 楼主| 发表于 2009-6-4 16:19:59 | 显示全部楼层
呵呵!现在搞定了吗?

出0入0汤圆

发表于 2009-6-4 20:14:25 | 显示全部楼层
还没有,有点愁呀,你弄好了吗?

出0入0汤圆

 楼主| 发表于 2009-6-4 20:42:29 | 显示全部楼层
我没有啊!呵呵!你的思路是什么啊?能简单介绍下吗?
头像被屏蔽

出0入0汤圆

发表于 2012-2-20 13:32:31 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽

出0入0汤圆

发表于 2012-2-22 09:35:03 | 显示全部楼层
很简单的,并口最简单了,8088,8086时序都可以参考

出0入0汤圆

发表于 2012-7-15 16:23:13 | 显示全部楼层
MARK                                       
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