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请教高手,Quartus II 7.1综合速度怎么这么慢?

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出0入0汤圆

发表于 2007-9-23 10:06:38 | 显示全部楼层 |阅读模式
写了一个很简单的测试程序,Verilog HDL语言:

module AAA(P1,Reset);
       input  Reset;
       output [2:0] P1;
       wire   Reset;
            
       reg    [2:0] P1;
       reg    [7:0] cj[0:11];      
       reg    [7:0] temp_4,temp_5,temp_6,temp_7,temp_8,temp_10,temp_11,color_new,color_old;
       reg    [7:0] Time_Data;
initial
   begin
       cj[0]=1;
       cj[1]=3;
       cj[2]=3;
       cj[3]=2;
       cj[4]=2;
       cj[5]=6;
       cj[6]=6;
       cj[7]=4;
       cj[8]=4;
       cj[9]=5;
       cj[10]=5;
       cj[11]=1;  
   end

always @(posedge Reset)
forever
   begin
   for(color_new=0;color_new<11;color_new=color_new+1)
       begin
       color_old=color_new+1;
       temp_5=32;
       for(temp_4=32;temp_4>0;temp_4=temp_4-1)
          begin
          for(temp_8=40;temp_8>0;temp_8=temp_8-1)  
           begin   
           temp_10=temp_5;
           temp_11=32-temp_5;
                          
           for(temp_7=32;temp_7>0;temp_7=temp_7-1)
               begin
               if (temp_10>0)
                   begin
                 P1=~cj[color_new];
                 temp_10=temp_10-1;  
                 Time_Data=0;
                 while(Time_Data<200)  
                      begin
                      Time_Data=Time_Data+1;
                      end
                 end
                                                        
               if (temp_11>0)
                   begin
                 P1=~cj[color_old];
                 temp_11=temp_11-1;  
                 Time_Data=0;
                 while(Time_Data<200)
                      begin
                      Time_Data=Time_Data+1;
                      end
                 end
                end
           end
           temp_5=temp_5-1;
        end
       end
    end
endmodule

都过了36分钟了,才编译2%!
有没有高手知道问题在哪?谢谢!

阿莫论坛20周年了!感谢大家的支持与爱护!!

曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……

出0入0汤圆

发表于 2007-9-24 17:59:17 | 显示全部楼层
你选的啥器件啊?

出0入0汤圆

 楼主| 发表于 2007-9-24 18:16:06 | 显示全部楼层
谢谢楼上大哥回复,我选的是EPM570.

出0入0汤圆

发表于 2007-9-24 19:11:43 | 显示全部楼层
新版对机器的要求高了许多啊,我现在用笔记本都快跑不动了,还是得用家里的扣肉才跑得比较顺畅

出0入0汤圆

 楼主| 发表于 2007-9-24 19:28:29 | 显示全部楼层
我也怀疑是我的机子配置低的问题:
    闪龙2800+的CPU +1GDDR400 +160G串口硬盘,这么简单的测试程序竟然要1个小时多才能搞定,中间还出现过虚拟内存过低的提示,难道还不如MAXPLUS II? 真的不明白!

出0入0汤圆

发表于 2007-9-24 20:15:29 | 显示全部楼层
重新启动下机器再试试呢,不用的程序统统关掉。再慢也不至于这么慢的,你中间出现了虚拟内存过低的提示,估计是程序开太多了,

出0入0汤圆

 楼主| 发表于 2007-9-24 20:45:54 | 显示全部楼层
谢谢alien2006,我再找找原因.

出0入0汤圆

发表于 2007-9-25 07:07:19 | 显示全部楼层
楼主用了大量的“不可综合”语句,怎样“综合”?

出0入0汤圆

 楼主| 发表于 2007-9-25 08:05:26 | 显示全部楼层
大家中秋快乐!谢谢DD123!我再对照书检查下.

出0入0汤圆

发表于 2007-10-10 18:01:43 | 显示全部楼层
不应该这么慢的,有可能是dd123说的!!!

出0入0汤圆

发表于 2007-10-10 18:55:04 | 显示全部楼层
加内存就会有明显的改善

出0入0汤圆

发表于 2007-10-10 18:56:06 | 显示全部楼层
错了,是程序问题

出0入0汤圆

发表于 2007-10-11 08:17:19 | 显示全部楼层
可能是用了很多不可综合的语句的缘故吧

出0入0汤圆

发表于 2007-10-23 17:10:54 | 显示全部楼层
1个小时,呵呵,足够编译2遍winCE了。

出0入0汤圆

发表于 2007-10-30 12:36:08 | 显示全部楼层
看楼主都嵌套了那么多层咯 ...
还真是想把 Verilog 当C来用啊 ~~!  我用 7.2 试了一下也是卡在 2% 那里... 很久...

出0入0汤圆

发表于 2007-11-17 20:14:29 | 显示全部楼层
明显forever不能综合

出0入0汤圆

发表于 2008-1-7 11:45:04 | 显示全部楼层
用了不能综合的语法,能综合的就if else case这些。

出0入0汤圆

发表于 2008-1-7 21:04:57 | 显示全部楼层
不可能那么慢
程序有问题

出0入0汤圆

发表于 2008-1-8 11:55:39 | 显示全部楼层
reg    [7:0] cj[0:11];
用到数组。。。超慢的。。。。

出0入0汤圆

发表于 2013-11-11 23:54:45 | 显示全部楼层
本来想学的,试了几个例子,特别是试8051 IP核的时候,那个速度,一个慢慢慢慢慢慢慢慢慢慢!!!! 不玩了

出0入0汤圆

发表于 2013-11-11 23:56:11 | 显示全部楼层
我不知道高人是怎么学的,个人受不了这个编译速度。
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