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写了一个很简单的测试程序,Verilog HDL语言:
module AAA(P1,Reset);
input Reset;
output [2:0] P1;
wire Reset;
reg [2:0] P1;
reg [7:0] cj[0:11];
reg [7:0] temp_4,temp_5,temp_6,temp_7,temp_8,temp_10,temp_11,color_new,color_old;
reg [7:0] Time_Data;
initial
begin
cj[0]=1;
cj[1]=3;
cj[2]=3;
cj[3]=2;
cj[4]=2;
cj[5]=6;
cj[6]=6;
cj[7]=4;
cj[8]=4;
cj[9]=5;
cj[10]=5;
cj[11]=1;
end
always @(posedge Reset)
forever
begin
for(color_new=0;color_new<11;color_new=color_new+1)
begin
color_old=color_new+1;
temp_5=32;
for(temp_4=32;temp_4>0;temp_4=temp_4-1)
begin
for(temp_8=40;temp_8>0;temp_8=temp_8-1)
begin
temp_10=temp_5;
temp_11=32-temp_5;
for(temp_7=32;temp_7>0;temp_7=temp_7-1)
begin
if (temp_10>0)
begin
P1=~cj[color_new];
temp_10=temp_10-1;
Time_Data=0;
while(Time_Data<200)
begin
Time_Data=Time_Data+1;
end
end
if (temp_11>0)
begin
P1=~cj[color_old];
temp_11=temp_11-1;
Time_Data=0;
while(Time_Data<200)
begin
Time_Data=Time_Data+1;
end
end
end
end
temp_5=temp_5-1;
end
end
end
endmodule
都过了36分钟了,才编译2%!
有没有高手知道问题在哪?谢谢! |
阿莫论坛20周年了!感谢大家的支持与爱护!!
曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……
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