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发表于 2007-4-23 19:27:31
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采集部分的FIFO芯片实在是买不到啊,并且时钟也是个问题,想来想去还是考虑了下面2种方案
1:用CPLD型片连接高速ADC和SRAM芯片,用CPLD来实现ADC的时钟任意分频和SRAM缓存地址控制,这种方案的话灵活性比较高,通常高速SRAM芯片的容量还是稍微比FIFO大些,正好手头上有几片15NS的32K缓存芯片可以利用起来,并且现在ALTERA的MAXII芯片 像EPM240T100C5(5NS)这些才20元左右(淘宝上找到的,如果老的MAX 7000系列的更好找),用CPLD来实现方式很灵活简单,并且速度很快,可以达到100MHZ以上,只要SRAM的速度足够.换SRAM可以实现更大容量的缓存,
2:采用FPGA方式,FPGA内部有比较多的RAM可以方便的实现缓存功能,通过编程可以实现小容量的缓存,并且速度非常快,按照ALTERA的手册看可以到200MHZ以上的频率,可以轻松实现更高速度的采集,缺点是价格比较高些,找到的CYCLONE II EP2C5(8NS)价格大约70元不到(淘宝上),并且需要外置一个专门的EPCS1N存储芯片,实现上电时将EEPROM的内容写到FPGA上去.
用CPLD/FPGA方式都可以用编程方式实现时钟任意分频,并且布线起来更灵活,因为除了电源和几根全局以及JTAG引脚,剩下的IO脚全部是可以自己任意定义的,自己更倾向与使用FPGA方式,毕竟SRAM或者FIFO这些都可以在FPGA芯片内部编程实现,只要将ADC全部的数字IO脚和FPGA连接起来,再将AVR芯片部分IO口连接到FPGA,当然了还有EPCS1N,JTAG这些,硬件部分就完成了,剩下的就全部是软件编程了,布线应该是最简单的,应该自己用双面感光板就可以实现. |
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