麻烦指点一下Verilog写的可清零计数器程序错误

liudingding

Verilog只知道点毛而不知皮，不要笑话我不懂，
Quartus13，EPM240，写了个可清零计数器，时钟20M，LED几秒钟闪烁一次，有些不规律，除掉清零部分程序，LED闪烁极快的，麻烦指点一下怎么改，
我的本意是计数器计数到10M（10M=0x989680，二进制24位），清零，重新计数，

reg [23:0]jz;                  
always @(posedge ckz or negedge l8)
begin                       
if(ckz)   jz[23:0]<=jz[23:0]+1;  
else      jz[23:0]<=0;
end

wire    l8;
assign l8=(jz[23:0]==10000000)?0:1;

assign led=jz[20];

aammoo

l8直接用jz[23]取反就行了，计数的时候先判断一下l8再加1

wye11083

一般的，verilog我记得复位要写到前面。此外，逻辑的组合逻辑不应直接作为异步复位输入，这会带来毛刺并会造成意外的复位。

liudingding

wye11083 发表于 2023-6-1 01:03
一般的，verilog我记得复位要写到前面。此外，逻辑的组合逻辑不应直接作为异步复位输入，这会带来毛刺并会 ...
(引用自3楼)

谢谢啊，复位在前正常了，你说的“逻辑的组合逻辑不应直接作为异步复位输入”我都不知什么意思，我说了，我只知道毛，而不知皮，

hecat

wire ckz;
wire led;
wire l8;
reg [23:0]jz;
always @(posedge ckz or negedge l8)
    begin                       
    if(!l8)
        jz <= 24'd0;
    else
        jz <= jz + 1'b1;  
    end

assign l8 = jz != 24'd10000000;

assign led = jz[20];

zxq6

我一般这么写的，更接近c语言的理解，运行正常。
我属于野生V程序猿，也没考究过资源占用和运行效率的情况。

1. `timescale 1 ps / 1 ps
   
2. module dbgLed(
   
3.                 input    wire      sysClk,//100Mhz,10ns
   
4.                
   
5.                 output reg         [11:0]  led
   
6.         );
   
7. 
   
8. reg [31:0] ledTimer;
   
9. always @ (posedge sysClk)begin
   
10.         if(ledTimer>=100_000_000)begin
    
11.                 ledTimer<=1'b0;
    
12.         end
    
13.         else begin
    
14.                 ledTimer<=ledTimer+1'b1;
    
15.         end
    
16.        
    
17.         if(ledTimer==10_000_000)begin
    
18.                 led<=12'hfff;
    
19.         end
    
20.         else if(ledTimer==60_000_000) begin
    
21.                 led<=1'b0;
    
22.         end
    
23. end
    
24. 
    
25. endmodule

复制代码

zxq6

liudingding 发表于 2023-6-1 08:19
谢谢啊，复位在前正常了，你说的“逻辑的组合逻辑不应直接作为异步复位输入”我都不知什么意思，我说了， ...
(引用自4楼)

我的理解如下：
这个话的意思是，
jz 是模块里面的变量
l8 来源于 jz
而 i8 又作为模块的输入去影响 jz
这样蛇头咬蛇尾的方式容易出问题。