台积电3nm N3对比5nm N5几乎毫无差别

armok.

虽然谁都不愿意承认摩尔定律已死，但是制程工艺的提升越来越难了，台积电就在3nm上遇到了极大的麻烦。

台积电曾经宣称，3nm N3工艺相比于5nm N5可将集成密度增加60-70％之多。

但是，台积电的最新一份论文中承认，N3工艺的SRAM单元的面积为0.0199平方微米，相比于N5工艺的0.021平方微米只缩小了区区5％！

更糟糕的是，所谓的第二代3nm工艺N3E，SRAM单元面积为0.021平方微米，也就是和N5工艺毫无差别！

这种情况下的晶体管密度，只有每平方毫米约3180万个。

与此同时，Intel 7工艺(原10nm ESF)的SRAM单元面积为0.0312平方微米，Intel 4工艺(原7nm)则缩小到0.024平方微米，改进幅度为23％，已经和台积电3nm工艺相差无几。

照这么看，Intel的工艺改名也是有几分道理的。

另外，有数据表明，到了2nm及之后的工艺，晶体管密度将达到每平方毫米6000万个左右，但需要所谓的“叉片”(forksheet)晶体管，而且还要等好几年。

SRAM在现代芯片中一般用作缓存，比如锐龙9 7950X里的81MB缓存，比如NVIDIA AD102核心里的123MB缓存，它们往往需要先进的工艺支持，否则面积和成本会非常夸张。

事实上，考验新工艺的第一步，普遍就是看SRAM的尺寸和密度有没有明显改进。

看起来，芯片厂商们越来越多使用chiplet小芯片和各种复杂封装技术的路子是对的，单纯依靠制程工艺越来越行不通。