verilog 如何看有符号运算表示？

cay

1.
module test
(
    input clk,
    output reg [15:0] a,b,c,d
);

always @ (posedge clk) begin
    a <= -12 / 3;
    b <= -'sd12 / 3;
    c <= -'d12 / 3;
    d <= -4'sd12 / 3;
end

endmodule

运算结果如图：



这个结果，a，b，c，d中的结果为什么不相同，如何理解有符号的运算？
2.在安陆的软件里，已经用synthesis keep =1; 语句约束为16位了，为什么在他的软件里还是有信号被优化掉了？如果避免信号在安陆软件里被优化？

wye11083

不要挑战编译器能力。国产还差不少功夫，代码写严谨点。

另外，有符号/无符号只在比较/乘/除时才会有影响，其它时候都可以直接当无符号数来使。所以做好计算时的变换就可以了，代码里尽量保持标准的wire和reg格式，尽量不要直接出现signed wire/signed reg格式。

此外，verilog通常不支持直接的a/b，因为芯片本身是不支持除法的。必须调用专门的除法模块才计算除法。不使用除法模块由有可能综合出来巨大的除法器。

仿真时，右键，编码格式，可以切换bin，dec，oct，hex，string，analog等等。所以计算和显示是两码事。

Alle

被优化没啥好办法，想看就改成out的，不会被优化