altera cpld io弱上拉，如何使配置前io为低电平

狂羁青马 · 发表于 2022-11-3 19:48:34

1.使用了ALTERA CPLD MAX II EPM2210，来控制单板的上电时序（CPU包括外围设备都有上电时序要求），还扩展一下CPU接口
CPLD连接到各个电源模块的使能管脚，还有IO口连接到CPU的i2c uart spi等接口，CPLD首先上电，然后控制各个电源电压按顺序上电
2.现在调试发现，由于cpld io弱上拉结构，导致还未加载程序前，io会突然拉高一下，电源使能了那一下，我想要上电就为低电平，然后按CPLD程序跑
cpld io连接到cpu接口也会推高cpu的电源
3.CPLD加强下拉或许上电未加载前还能使电源模块使能一直为低电平，但连接到CPU接口的那些信号IO怎么弄呢，总不能都加下拉吧

wye11083 · 发表于 2022-11-3 20:54:29

加个下拉又不碍事

hugohehuan · 发表于 2022-11-3 20:59:07

Altera的老器件只有下拉一个办法

狂羁青马 · 发表于 2022-11-4 08:58:12

wye11083 发表于 2022-11-3 20:54
加个下拉又不碍事
(引用自2楼)

那CPU接到CPLD的接口呢，I2C UART SPI GPIO这些，不能都加下拉吧
好奇怪这些信号线先上电也会推高电源

狂羁青马 · 发表于 2022-11-4 09:00:23

hugohehuan 发表于 2022-11-3 20:59
Altera的老器件只有下拉一个办法
(引用自3楼)

看了看手册，貌似没啥办法，电源使能那边加下拉还好弄
CPLD连到CPU信号线不好弄，不知道是不是CPU本身的问题，信号线先有电，会推高电源

jiezi · 发表于 2022-11-4 09:24:06

hugohehuan 发表于 2022-11-3 20:59
Altera的老器件只有下拉一个办法
(引用自3楼)

别说老器件，就是cyclone 10还是得下拉

hugohehuan · 发表于 2022-11-4 10:37:37

狂羁青马发表于 2022-11-4 09:00
看了看手册，貌似没啥办法，电源使能那边加下拉还好弄
CPLD连到CPU信号线不好弄，不知道是不是CPU本身的 ...
(引用自5楼)

要不你用加一个三态门吧

hugohehuan · 发表于 2022-11-4 10:38:07

jiezi 发表于 2022-11-4 09:24
别说老器件，就是cyclone 10还是得下拉
(引用自6楼)

最高只用到过V，后面就换成X家了

狂羁青马 · 发表于 2022-11-5 10:03:04

hugohehuan 发表于 2022-11-4 10:38
最高只用到过V，后面就换成X家了
(引用自8楼)

还是xilinx家的好用，FPGA都有管脚控制上电管脚状态

hugohehuan · 发表于 2022-11-5 11:33:11

狂羁青马发表于 2022-11-5 10:03
还是xilinx家的好用，FPGA都有管脚控制上电管脚状态
(引用自9楼)

而且相对便宜

就是编译速度太慢了……

altera cpld io弱上拉，如何使配置前io为低电平

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