两片VFBGA的DDR，做等长，怎么建立T点呢？

bolizhicheng204 · 发表于 2022-10-28 17:56:38

如图所示，两片DDR和FPGA连接做等长，正常情况下，在两片DDR之间的走线上找到中间点，然后中间点连接FPGA。
但是像这种VFBGA的封装，布线完成后怎么能找到线段的中间点来建立T点呢？（AD好像也没有这个功能）
或者有没有更好的办法？多谢！

wye11083 · 发表于 2022-10-28 18:06:07

把中间过孔做成元件。。

zxq6 · 发表于 2022-10-28 18:09:28

wye11083 发表于 2022-10-28 18:06
把中间过孔做成元件。。
(引用自2楼)

真是个好主意。

tang_qianfeng · 发表于 2022-10-28 18:19:59

放个t点啊

bolizhicheng204 · 发表于 2022-10-28 18:36:44

tang_qianfeng 发表于 2022-10-28 18:19
放个t点啊
(引用自4楼)

AD有“T点”这个东西吗？怎么放

三年模拟 · 发表于 2022-10-28 18:55:18

ad没有，狗才有

hugohehuan · 发表于 2022-10-28 19:46:31

AD有这个功能啊，要16之后的版本

bolizhicheng204 · 发表于 2022-10-28 19:52:08

hugohehuan 发表于 2022-10-28 19:46
AD有这个功能啊，要16之后的版本
(引用自7楼)

在哪个地方，是from to editor 那个功能吗？

boyiee · 发表于 2022-10-28 20:52:36

换软件把，做这种PCB，各种规则约束还是阿狸狗好用。

留声而过 · 发表于 2022-10-28 22:17:22

AD有这个功能

hugohehuan · 发表于 2022-10-28 22:30:03

bolizhicheng204 发表于 2022-10-28 19:52
在哪个地方，是from to editor 那个功能吗？
(引用自8楼)

百度X-signal

bolizhicheng204 · 发表于 2022-10-29 08:38:33

hugohehuan 发表于 2022-10-28 22:30
百度X-signal
(引用自11楼)

我知道Xsignal可以统计器件之间的连线长度，如图所示 1+2的长度。
但是问题是，这样调节等长的话效率不高，调节1会同时影响1+3的长度，所以Xsignal只适合基本布好之后的微调。
而我现在的问题是，在开始布线的时候，首先尽量2和3的长度不要差太多，然后选择2和3之间的中间点，也就是T点，然后1连接T点，后面单独对1和T点之间等长，这样的话互不影响，提高效率。所以我现在想用什么办法可以快速找到T点。

不知道我理解的对不对

，感谢指点。

hugohehuan · 发表于 2022-10-29 10:15:21

bolizhicheng204 发表于 2022-10-29 08:38
我知道Xsignal可以统计器件之间的连线长度，如图所示 1+2的长度。
但是问题是，这样调节等长的话效率不高 ...
(引用自12楼)

哦哦，我明白你的意思了……那好像就很麻烦了……
可能还是每个人习惯不同……我是从控制器端开始拉的，先拉到两个相同pin的几何距离差不多的中点，然后再往两边拉，最后再调……

mrf245 · 发表于 2022-10-31 13:49:42

以前用AD拉过两片DDR3的结构，菊花链的，这种T型的考虑了一下不好布线（就是楼主遇到的问题）没有使用。

cloudxxcloud · 发表于 2022-10-31 15:04:47

直接放个tp点，过孔直接打在tp点上，你这是啥型号的FPGA？

bolizhicheng204 · 发表于 2022-10-31 15:28:30

mrf245 发表于 2022-10-31 13:49
以前用AD拉过两片DDR3的结构，菊花链的，这种T型的考虑了一下不好布线（就是楼主遇到的问题）没有使用。 ...
(引用自14楼)

两片DDR按说T型拓扑结构比菊花链更好一些吧

ordman · 发表于 2022-10-31 18:37:20

如果速率高，地址和控制线一般是flyby走线，末端做终结电阻。
数据线做T点，DDR颗粒一般正反放，确保T点到DDR的走线短，T点到FPGA的走线长。
参考JEDEC网页上DDR内存的走线demo！

两片VFBGA的DDR，做等长，怎么建立T点呢？

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