请问LVPECL晶振输出的这块电路是什么作用？

pear123456

如图，感觉可能的作用：
①电压调整。芯片端的输入电压是1.8V的，晶振输出是3.3V的。
②差分阻抗匹配。

ziruo2002ab

Ivpecl是不管输入输出的供电电压的。只要输入输出的电平符合规范就可以。如果直流电平真的超限，用电容隔一下不就行了吗？我看这上面怎么接了那么多零欧的跳线电阻。这设计不跟闹着玩的吗？哪个严谨的工程师会这么弄？这样的设计不分析也罢。

ziruo2002ab

这上面太多冗余设计了。这样的工程是不是不合格的？所以根据直觉肯定有更简洁的方案。 实际上时钟输入输出对电平的要求不高。只要有一定的正负压差就行。所以怎么接都行。 当然不符合规范的，电路的可靠性是值得怀疑的。所以设计还是要严格来。    你如果因为他能够正常工作，双引号正常。就认为这样的电路有很大的价值。那你就可能高估了工程师的能力以及低估了电路的容错能力。

wye11083

ziruo2002ab 发表于 2022-6-17 18:11
这上面太多冗余设计了。这样的工程是不是不合格的？所以根据直觉肯定有更简洁的方案。 实际上时钟输入输出 ...
(引用自3楼)

确实，时钟信号是一种理想dc平衡信号，担心电平问题直接串电容就行了。。150mhz串1nf电容都足够了，不过考虑到rlc等效阻抗过大产生边沿jitter，电容量还是应该大点好，比如0.1uf。

最近有个板子踩了个坑，受emc实验启发，6mhz时钟我串了个100r的电阻，然后软件人员抱怨了好几天图像异常。。。我昨天瞅了半天发现板子负载一上去图像立马不行了，而且很像jitter过大造成的行曝光不均匀（前段时间用移相模拟了扩频，然后图像出现严重不规则横条纹），于是拆换成0r的，问题解决。