PHY芯片8根MDI引脚跟RJ45插座的接法有哪几种，有没有特殊情况？

68336016 · 发表于 2022-6-11 17:03:10

比如PHY出来的MDI信号,RJ45插座引脚是D0 - D3.
按一般的接法，引脚关系是
MDI_P0----------------D0+
MDI_N0----------------D0-

MDI_P1----------------D1+
MDI_N1----------------D1-

MDI_P2----------------D2+
MDI_N2----------------D2-

MDI_P3----------------D3+
MDI_N3----------------D3-
补一张网上找到的图

不过看到有些地方，中间两组接法是不同的，一时急急忙忙也没搞清楚怎么回事。
免得让人看花眼，差异地方加了点颜色好区分。
MDI_P0----------------D0+
MDI_N0----------------D0-

MDI_P1----------------D1+
MDI_P2----------------D1-

MDI_N2----------------D2+
MDI_N1----------------D2-

MDI_P3----------------D3+
MDI_N3----------------D3-

xuekcd · 发表于 2022-6-11 18:38:30

我觉得按手册来，至少不会错?

zkf0100007 · 发表于 2022-6-11 20:05:32

我觉得你标红这种接法是不对的，要么就是你理解错了
RJ-45的定义如下，所以你才会有这种误解
1 TX_D1+ Tranceive Data+
2 TX_D1- Tranceive Data-
3 RX_D2+ Receive Data+
4 BI_D3+ Bi-directional Data+
5 BI_D3- Bi-directional Data-
6 RX_D2- Receive Data-
7 BI_D4+ Bi-directional Data+
8 BI_D4- Bi-directional Data-

68336016 · 发表于 2022-6-11 21:32:50

本帖最后由 68336016 于 2022-6-11 21:43 编辑

zkf0100007 发表于 2022-6-11 20:05
我觉得你标红这种接法是不对的，要么就是你理解错了
RJ-45的定义如下，所以你才会有这种误解
1 TX_D1+ Tran ...
(引用自3楼)

我也觉得那是错的。
这是跟人拿的图纸上的接口，看了有些费解才有此一问。
网线按引脚分12,36,45,78 一共4组线，对方给的D+ D-应该是把12,34,56,78这样分4组了。

补充
我对了下实际引脚电气连接，是没问题没疑问的，只是封装里将12,34,56,78 分4组，引脚旁边写着D+ D-，让人误解了。

liao-ljj · 发表于 2022-6-11 21:59:22

最近搞了一个PCIE的千兆....连原理图都没时间研究，直接开车.....成功上线，420Mbps.......

RTL的技术手册，真心难找......啥玩也要保密吗？

wye11083 · 发表于 2022-6-11 22:32:13

68336016 发表于 2022-6-11 21:32
我也觉得那是错的。
这是跟人拿的图纸上的接口，看了有些费解才有此一问。
网线按引脚分12,36,45,78 一共 ...
(引用自4楼)

这个真没有毛病。有的集成变压器的rj45口对外管脚就是12345678，它里面那个小变压器板子有转换，我用过。。当然绝大多数rj45都是12364578，所以一定要仔细确认集成变压器的rj45接口线序。

68336016 · 发表于 2022-6-11 23:34:36

本帖最后由 68336016 于 2022-6-11 23:45 编辑

wye11083 发表于 2022-6-11 22:32
这个真没有毛病。有的集成变压器的rj45口对外管脚就是12345678，它里面那个小变压器板子有转换，我用过。 ...
(引用自6楼)

不带变压器的。

对了哥们，你精通fpga，我问下你，cpld全局时钟引脚接晶振33MHz，要引出几路时钟给其它芯片，用普通IO口可以么？还是说必须特殊的引脚才能用？

wye11083 · 发表于 2022-6-12 01:18:37

68336016 发表于 2022-6-11 23:34
不带变压器的。

对了哥们，你精通fpga，我问下你，cpld全局时钟引脚接晶振33MHz，要引出几路时钟给其它 ...
(引用自7楼)

特殊IO是用来把内部时钟给外面的，你一般用不着。。

用普通IO输出的话，注意输出相位差（延迟），如果有IODDR结构，尽量用ODDR输出，这样可以保证N路相位差~=0。如果直接assign给IO（异步），那么相位是不保证的。如果只有SDR寄存器，那么你要考虑用2X时钟去输出了。

68336016 · 发表于 2022-6-12 07:18:14

wye11083 发表于 2022-6-12 01:18
特殊IO是用来把内部时钟给外面的，你一般用不着。。

用普通IO输出的话，注意输出相位差（延迟），如果有 ...
(引用自8楼)

其实就是需要出去一路1.8V，一路3.3V同频率时钟，它们之间要求同步，相位差应该没多少吧。

至于跟原始进来的时钟相位差，是不做要求。

wye11083 · 发表于 2022-6-12 10:14:15

68336016 发表于 2022-6-12 07:18
其实就是需要出去一路1.8V，一路3.3V同频率时钟，它们之间要求同步，相位差应该没多少吧。

至于跟原始进 ...
(引用自9楼)

1.8和3.3按vih/vil/slew差不多能差1~5个ns吧。。

68336016 · 发表于 2022-6-12 10:33:52

wye11083 发表于 2022-6-12 10:14
1.8和3.3按vih/vil/slew差不多能差1~5个ns吧。。
(引用自10楼)

看官方的建议接法，很简单，就3.3V晶振时钟经过电阻分压出一路给1.8V。
或者是1.8V晶振接二极管负极，二极管正极接需要3.3V时钟的信号脚，该信号脚上拉到3.3V。
都是些很便宜低成本的接法，因为我CPLD刚好需要这时钟，所以就先接入再分出来了。

yhg-cad · 发表于 2022-6-12 23:48:30

MDI的就４组线，你开始写的是对的。后面标的是错的。现在用8211F多了，或国产替代的YT8531C多

PHY芯片8根MDI引脚跟RJ45插座的接法有哪几种，有没有特殊情况？

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