100Mhz的差分时钟PCB走线可不可以穿CPU(BGA封装)

狂羁青马 · 发表于 2022-4-5 10:24:31

主管总是喜欢极限压缩单板面积，对于布线非常不友好，很难把控有时候，尤其板子还都是高速信号线
几对100Mhz差分时钟线，无奈只能穿过CPU(BGA)底部，不知道有没有什么影响
之前还从来没这样走过线，都是能避免，尽量避免一些无法把控的东西

wye11083 · 发表于 2022-4-5 14:44:39

100mhz。。。。你在想什么？不上ghz根本不用管。

ackyee · 发表于 2022-4-5 14:47:50

100M 连阻抗匹配都懒得来做了，走好差分线方式别的不用管

狂羁青马 · 发表于 2022-4-5 15:17:08

wye11083 发表于 2022-4-5 14:44
100mhz。。。。你在想什么？不上ghz根本不用管。
(引用自2楼)

100MHZ速率是不高，但毕竟是时钟线，还是担心穿过整个BGA会有影响

狂羁青马 · 发表于 2022-4-5 15:18:15

ackyee 发表于 2022-4-5 14:47
100M 连阻抗匹配都懒得来做了，走好差分线方式别的不用管
(引用自3楼)

给PCIE3.0用的，要求还是蛮高的，小心引入抖动什么的

kitten · 发表于 2022-4-5 15:20:50

搞多层，然后加个独立的GND层隔开

狂羁青马 · 发表于 2022-4-5 15:52:22

kitten 发表于 2022-4-5 15:20
搞多层，然后加个独立的GND层隔开
(引用自6楼)

差分时钟线走线层，上层是VCC（VCC相邻两层是信号层，隔层GND），下层是GND,VCC和时钟之间会有影响不
时钟走线和BGA隔了完整的地层

albert_w · 发表于 2022-4-5 16:12:13

这个时钟要求真的不高么…我记得pcie3.0的要求很是高。

不过隔了地层，个人觉得还是可以的

ackyee · 发表于 2022-4-5 21:33:06

狂羁青马发表于 2022-4-5 15:18
给PCIE3.0用的，要求还是蛮高的，小心引入抖动什么的
(引用自5楼)

PCIE 的时钟要求不高的，芯片内部还会倍频过

h572 · 发表于 2022-4-6 08:55:14

100M，没这么高要求。

12tangyang12 · 发表于 2022-4-6 09:08:40

100M都不用等长

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