Cadence如何检查画完的原理图

狂羁青马 · 发表于 2022-3-22 09:54:35

我一般是在PCB中查看single net，找单点
但是net跟管脚接错了，发现不了
大家都是用什么方法检查原理图的正确性

我是一个大白菜 · 发表于 2022-3-22 09:55:38

一般不都是drc检查吗

kitten · 发表于 2022-3-22 10:16:35

net跟管脚接错这种神仙也解决不了啊。

mypear · 发表于 2022-3-22 11:14:58

net跟管脚接错是你设计问题，DRC只告诉你管脚与管脚属性不匹配，那些网络没连接而已。我还发现公司同事绝对没DRC原理图，一推提示，还发现几只引脚没连，VCC也标注错，还有网络标号自动增加序号没有注意的

tuy0326 · 发表于 2022-3-22 13:38:18

本帖最后由 tuy0326 于 2022-3-22 13:43 编辑

mypear 发表于 2022-3-22 11:14
net跟管脚接错是你设计问题，DRC只告诉你管脚与管脚属性不匹配，那些网络没连接而已。我还发现公司同事绝对 ...
(引用自4楼)

为什么要关掉DRC？

发现PADS出的原理图好搞笑，随便说一两个：
1.导出的PDF网络全是。。。问号
2.原件与原件的引脚居然不对其，到边上了竟然有个90度的小角，然后连一起，很怀疑有没有连一起
3.一张原理图画的好大好大
4.大部分画PADS的好喜欢把一张图用线分几个格子，每个隔间里放一小坨，看起来好LOW

狂羁青马 · 发表于 2022-3-22 13:51:56

mypear 发表于 2022-3-22 11:14
net跟管脚接错是你设计问题，DRC只告诉你管脚与管脚属性不匹配，那些网络没连接而已。我还发现公司同事绝对 ...
(引用自4楼)

DRC也只能看页连接符
属性根本看不了，公司原理图库都不标准，一堆的属性警告

狂羁青马 · 发表于 2022-3-22 13:52:46

我是一个大白菜发表于 2022-3-22 09:55
一般不都是drc检查吗
(引用自2楼)

有么有对网表的

我是一个大白菜 · 发表于 2022-3-22 18:48:44

狂羁青马发表于 2022-3-22 13:52
有么有对网表的
(引用自7楼)

我们这里板子简单吧，一般是一个人自己负责原理图和pcb，在pcb拉线的时候也会发现，哪里连错了

leeseel · 发表于 2022-3-22 21:49:08

tuy0326 发表于 2022-3-22 13:38
为什么要关掉DRC？

发现PADS出的原理图好搞笑，随便说一两个：
(引用自5楼)

你这些错误全是低级错误，在其他软件一样会遇到

redworlf007 · 发表于 2022-3-23 00:57:47

本帖最后由 redworlf007 于 2022-3-23 00:59 编辑

tuy0326 发表于 2022-3-22 13:38
为什么要关掉DRC？

发现PADS出的原理图好搞笑，随便说一两个：

(引用自5楼)

第四点，一般是以前用ad的人的习惯。我是把图纸分很多页，每页里面画不同功能。

原理图很大很正常，用pads画图的很多是bga的cpu，上百个引脚，pads里面，原理图上cpu引脚排序和pcb封装上差不多，不会像ad那样原理图封装把电源都画一起把地画一起。

simplorer · 发表于 2022-3-23 11:40:04

难道不应该进行一下最基本的drc检查吗？

狂羁青马 · 发表于 2022-3-23 13:29:49

我是一个大白菜发表于 2022-3-22 18:48
我们这里板子简单吧，一般是一个人自己负责原理图和pcb，在pcb拉线的时候也会发现，哪里连错了 ...
(引用自8楼)

要是自己布线，有些问题还是能及时发现的

Cadence如何检查画完的原理图

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