求教，无源晶振串接的电阻太大会影响稳定性吗？

ackyee · 发表于 2021-7-20 08:48:01

本帖最后由 ackyee 于 2021-7-20 08:52 编辑

如题，朋友有个早年的设计，在家用场合稳定，换到工控场合就会有偶尔丢数据的显像
让我帮忙找原因

因为芯片墙内墙外都找不到手册，只好在他们原有的设计上找问题了

无意间看到他们无源晶振串联的电阻非常大，请教这种情况下会有稳定性的影响吗？
用示波器测量都能输出标准的 25M 正弦波，而且波形完美，但是幅值有区别（芯片的时钟输入管教应该是输入阻抗很大的吧）

如图上画圈的位置，板子上用的是1.8k的电阻，找了别家大厂的一些参考设计（不同芯片的），大部分都是用200R 或者直接0R

实际我替换成50R 作了测试，不替换前 XTAL 到芯片的输出脚是2.3V 完美的正弦波，替换后是3.1V 完美的正弦波

正弦的波形信号都完美，机器99.9%的时间都是工作正常的

R88 · 发表于 2021-7-20 09:13:56

太大会不容易起振。

ackyee · 发表于 2021-7-20 10:07:48

R88 发表于 2021-7-20 09:13
太大会不容易起振。

好像都是有工作的就是工业环境下偶有丢数据

kitten · 发表于 2021-7-20 10:47:39

这个串接电阻，本来就是降低激励幅度的，避免晶振过驱动，加大以后降低波形幅度是正常的。
你说的丢数据是无线传输丢？晶振两端负载电容使晶振频率变化，最终使无线信号产生频偏的影响可能更大一些。

ackyee · 发表于 2021-7-20 10:51:46

kitten 发表于 2021-7-20 10:47
这个串接电阻，本来就是降低激励幅度的，避免晶振过驱动，加大以后降低波形幅度是正常的。
你说的丢数据是 ...

防止过激励，但是这边的电阻过大导致的幅值降低，容易导致 CLK 电压小于 VIH吧

3.3V 的系统 VIH 应该是接近0.7*3.3=2.31V了
实际晶振刚好在工作与不工作的边缘，感觉这个时候有点干扰时钟会被干扰到，，具体的显像不清除，可能是网络丢包

wye11083 · 发表于 2021-7-20 11:08:16

ackyee 发表于 2021-7-20 10:51
防止过激励，但是这边的电阻过大导致的幅值降低，容易导致 CLK 电压小于 VIH吧

这个我去年有测数据。3.3v下面串510r已经衰减到不到300mvv vpp了。200r是不到1v好像。所以我现在都是串100r。

100r稍微有点过激励，但是还好不影响晶振输出（还是完美的正弦波）。

eedesign · 发表于 2021-7-20 12:09:36

什么情况需要串接，我一半情况不串接

ackyee · 发表于 2021-7-20 12:54:59

wye11083 发表于 2021-7-20 11:08
这个我去年有测数据。3.3v下面串510r已经衰减到不到300mvv vpp了。200r是不到1v好像。所以我现在都是串10 ...

这次出问题的案子是博通的网卡芯片，昨天查了很多博通同类型的芯片，参考设计都是200欧，又查了intel的参考设计，这里都是不接的
所以在想200欧应该没问题，不过原先出问题的上面1.8K 我觉得肯定有隐患

ackyee · 发表于 2021-7-20 12:55:41

eedesign 发表于 2021-7-20 12:09
什么情况需要串接，我一半情况不串接

如果你不确定的情况下可以不串，一般官方参考设计明确串的情况下我会串一个，其他情况下可能预留一个0欧姆

dukelec · 发表于 2021-7-20 13:09:57

eedesign 发表于 2021-7-20 12:09
什么情况需要串接，我一半情况不串接

看芯片，譬如 stm32 就不用串，stm32 晶體腳是專門為晶體設計的，甚至可以軟件設置驅動強度。

又譬如，用 fpga 的普通 io 口接無源晶振，就要串電阻，因為 io push-pull 輸出強度對晶體而言太大。

有些嵌入式 cpu，廠商為了省事，晶體腳用的也是數字 io 結構（搞模擬会麻煩一些），所以也要串電阻。

所以一般看廠商參考電路。

dukelec · 发表于 2021-7-20 13:11:27

本帖最后由 dukelec 于 2021-7-20 13:22 编辑

eedesign 发表于 2021-7-20 12:09
什么情况需要串接，我一半情况不串接

看芯片，譬如 stm32 就不用串，stm32 晶體腳是專門為晶體設計的，甚至可以軟件設置驅動強度。

又譬如，用 fpga 的普通 io 口接無源晶振，就要串電阻，因為 io push-pull 輸出強度對晶體而言太大。

有些嵌入式 cpu，廠商為了省事，晶體腳用的也是數字 io 結構（搞模擬会麻煩一些），所以也要串電阻。

所以一般看廠商參考電路。
沒有資料的話，可以通過波形幅度来輔助確認。

對於樓主的問題，解決小概率 bug 的重點是增加概率，譬如懷疑是晶振幅度不夠，那麼就應該反向操作，進一步降低幅度，譬如把 200 歐換成 240 或更大，看 bug 概率是否增加以及 bug 現象是否一致。如果沒增加，基本上可以說明是其它問題。

我目測不是幅度問題，因為有起振，而且幅度更低依然可以起振。除非晶體 layout 差到不行，拉了很長的線，才可能被干擾。

wye11083 · 发表于 2021-7-20 13:12:12

ackyee 发表于 2021-7-20 12:54
这次出问题的案子是博通的网卡芯片，昨天查了很多博通同类型的芯片，参考设计都是200欧，又查了i ...

1.8k显然是不行的。。你示波器看下，我估计振幅不到50mv了。

ackyee · 发表于 2021-7-20 13:20:57

dukelec 发表于 2021-7-20 13:11
看芯片，譬如 stm32 就不用串，stm32 晶體腳是專門為晶體設計的，甚至可以軟件設置驅動強度。

又譬如， ...

楼主的BUG 不是200欧而是反常规的 1.8K

dukelec · 发表于 2021-7-20 13:28:14

ackyee 发表于 2021-7-20 13:20
楼主的BUG 不是200欧而是反常规的 1.8K

1.8k 的確沒見過

不過為了定位問題，不管它多大，照樣反向操作，先改 2k 看能不能增加問題概率，沒效果繼續加，看加到多大不起振

ackyee · 发表于 2021-7-20 13:29:09

dukelec 发表于 2021-7-20 13:28
1.8k 的確沒見過

不過為了定位問題，不管它多大，照樣反向操作，先改 2k 看能不能增加問題概率，沒效果 ...

这个思路有点意思
看看是不是多一点点就不工作了

dukelec · 发表于 2021-7-20 13:31:36

ackyee 发表于 2021-7-20 13:29
这个思路有点意思
看看是不是多一点点就不工作了

是的，如果不工作或者相同問題變的更嚴重，那麼可能就是這個電阻問題

如果加大 50%，照樣工作，相同問題概率不變，那就要找找其它方面的問題了

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