DDR3的常规等长要求是如何计算的？

cay · 发表于 2021-6-8 19:49:41

DDR3-1600的传输速率为1600Mbps。也就是说眼的大小也0.625ns。然后0.625*0.05*10=0.315CM，约126mil.也就是说画PCB的时候等长误差要在126mil'的范围之内。但是图所示，图片中DQ 30mil，clk125mil的等长，是如何计算要求是如何计算出来的？或者你们在画DDR3 的等长时的要求是多少？

cay · 发表于 2021-6-8 19:51:27

补上图片

wye11083 · 发表于 2021-6-9 07:40:12

你算多了。ddr3 dll抖动上限是300ps（你查手册累积抖动），ck到dq抖动上限我记得是100ps（查dqsck和dqsdq），fpga pll抖动上限是150ps，这样你的实际有效眼（最可靠的眼）只有625ps-400ps-150ps=75ps，其它几百ps都会有概率性出错，因此不做好等长数据不可靠，而且高可靠性场合要走ecc。

cay · 发表于 2021-6-9 17:25:28

wye11083 发表于 2021-6-9 07:40
你算多了。ddr3 dll抖动上限是300ps（你查手册累积抖动），ck到dq抖动上限我记得是100ps（查dqsck和dqsdq） ...

如图所示：ddr3 dll是（1+0.68ln50）*70=252ps。ck到dq抖动上限为100ps。FPGA的PLL抖动上限为150ps。则眼的大小为625-252-100-150=123ps。这个和你的75ps误差有点大。请问我是不是算错了？如果没有算错的话，DDR3-1600需要保证眼的大小最小为多少才能保证可靠传输？ecc主要是做校验，更加保证传输的可靠性而已。我主要是想算出画PCB到时候的等长的误差是多少。

wye11083 · 发表于 2021-6-9 18:03:16

cay 发表于 2021-6-9 17:25
如图所示：ddr3 dll是（1+0.68ln50）*70=252ps。ck到dq抖动上限为100ps。FPGA的PLL抖动上限为150ps。则眼 ...

速率越高等长越严格，你按那个文档没错。

cay · 发表于 2021-6-9 19:23:55

wye11083 发表于 2021-6-9 18:03
速率越高等长越严格，你按那个文档没错。

有点意思了，再想想，谢谢

DDR3的常规等长要求是如何计算的？

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