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回复: 9

AD7124连续读取一个通道,数值变化很慢,什么问题?

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出0入4汤圆

发表于 2021-5-13 13:00:49 | 显示全部楼层 |阅读模式
本帖最后由 bolizhicheng204 于 2021-5-13 14:47 编辑

如题,用AD1724连续读取一个通道,读取到的值变化很慢,如果延长读取的间隔时间,数值相对变化会快一点。
这个变化正常吗?感觉这样应该不对啊,每次读取的值至少末位应该变化才对啊
多谢!
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8楼暂时解决

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曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……

出0入0汤圆

发表于 2021-5-13 13:04:50 来自手机 | 显示全部楼层
是你程序设计ad数据输出速率大约15ms输出一次左右

出0入1119汤圆

发表于 2021-5-13 13:05:03 | 显示全部楼层
采样率太小?

出0入42汤圆

发表于 2021-5-13 13:40:58 | 显示全部楼层
AD完成一次才有新的数据,所以应该是完成一次AD后读一次

出0入4汤圆

 楼主| 发表于 2021-5-13 14:08:27 | 显示全部楼层

AD7124全功率9.38SPS  ~ 19200SPS滤波器按照默认设置应该是最大值啊,读取频率肯定效益19200SPS

出0入1119汤圆

发表于 2021-5-13 14:24:09 | 显示全部楼层
本帖最后由 Himem 于 2021-5-13 14:36 编辑
bolizhicheng204 发表于 2021-5-13 14:08
AD7124全功率9.38SPS  ~ 19200SPS滤波器按照默认设置应该是最大值啊,读取频率肯定效益19200SPS ...



太想当然了,ΔΣ最高采样率下指标并不太理想,一般默认都不是最高速率
FS = 0x180
384FS = 50SPS

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出0入4汤圆

 楼主| 发表于 2021-5-13 14:24:35 | 显示全部楼层
cocom 发表于 2021-5-13 13:40
AD完成一次才有新的数据,所以应该是完成一次AD后读一次

每次读取都会判断DOUT/RDY引脚变低才读的,说明芯片已经把数据准备好了呀

出0入4汤圆

 楼主| 发表于 2021-5-13 14:46:30 | 显示全部楼层
问题解决,AD7124默认是SIN4滤波器,数据输出频率fADC = fCLK/(32 × FS[10:0]),FS默认是348, 也就是说默认的数据输出频率55HZ,需要增大输出频率把FS改小就可以了。
但是奇怪的是,每次读取数据都是判断RDY引脚变低才读的,数据输出频率低的时候,RDY引脚还是很快就能变低,所以造成之前读取的数据有很多重复的

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出0入42汤圆

发表于 2021-5-13 17:39:04 | 显示全部楼层
bolizhicheng204 发表于 2021-5-13 14:46
问题解决,AD7124默认是SIN4滤波器,数据输出频率fADC = fCLK/(32 × FS[10:0]),FS默认是348, 也就是说默认 ...

rdy信号挺靠谱的,示波器观察下。 要打开片选才有输出信号。

出0入4汤圆

 楼主| 发表于 2021-5-14 15:26:53 | 显示全部楼层
本帖最后由 bolizhicheng204 于 2021-5-14 15:32 编辑
albert_w 发表于 2021-5-13 17:39
rdy信号挺靠谱的,示波器观察下。 要打开片选才有输出信号。

你好,通过CS_EN清0时, DOUT引脚在SCLK无效沿的数纳秒内变为RDY引脚,然后如图,配置为482.7HZ,CS持续拉低,DOUT/RDY引脚波形,应该没有问题吧
但是读取的时候问题依然和之前一样有很多数据是重复的,什么问题呢?而且读取的之前已经判断DOUT/RDY引脚变低才读取数据的

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已经解决了,就是这个逻辑,有个 数字写错了,还是很感谢!

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