请教，verilog中，数组越界赋值了会怎么样？

leicai05 · 发表于 2019-7-27 11:36:54

reg[15:0] value[7:0];
如果在赋值的时候，使用 value[8] = data;
value[15] = data;
这样的越界的赋值，会有什么样的后果？

liwei_jlu · 发表于 2019-7-27 11:43:20

value8应该是相当于value（0）吧

leicai05 · 发表于 2019-7-27 11:50:39

liwei_jlu 发表于 2019-7-27 11:43
value8应该是相当于value（0）吧

测试看看！

wye11083 · 发表于 2019-7-27 12:22:48

会报错不能综合。

aammoo · 发表于 2019-7-27 16:19:35

会报错

leicai05 · 发表于 2019-7-27 16:30:23

aammoo 发表于 2019-7-27 16:19
会报错

没有报错哦，我是用的一个下表变量 sp sp是0~15变化，所以，有可能越界，并没有报错。

jianfengxixi · 发表于 2019-7-27 17:34:35

只截取sp前三位，我猜的

get500wan · 发表于 2019-7-27 20:37:36

本帖最后由 get500wan 于 2019-7-27 20:40 编辑

leicai05 发表于 2019-7-27 16:30
没有报错哦，我是用的一个下表变量 sp sp是0~15变化，所以，有可能越界，并没有报错。 ...

硬件描述语言，别老有软件的思想。变下标寻址，就是存储器了，地址总线寻址访问。

aammoo · 发表于 2019-7-27 21:45:44

leicai05 发表于 2019-7-27 16:30
没有报错哦，我是用的一个下表变量 sp sp是0~15变化，所以，有可能越界，并没有报错。 ...

贴出来看一下，直接寻址应该会报错的，如果是类似计数那就溢出了，不会报错

leicai05 · 发表于 2019-7-29 08:38:29

aammoo 发表于 2019-7-27 21:45
贴出来看一下，直接寻址应该会报错的，如果是类似计数那就溢出了，不会报错 ...

这部分代码贴在下面，data_sp是4bit, 数组定义的是7个16位数据，实际接收的时候，会重复16次。
reg [3:0] data_sp;
reg [15:0] ad_value[7:0];

case (c_step)
...其他代码部分
4'd5 : begin//保存数据
cs <= 1'b0;
ad_value[data_sp] <= {db15_4, cr3_0};
c_step <= 4'd6;
end
4'd6 : begin
rd <= 1'b1;
if(data_sp < 5'd15) begin
data_sp <= data_sp + 1'b1;
c_step <= 4'd4;
cs <= 1'b0;
end
else begin
data_sp <= 0;
value <= ad_value[0];
c_step <= 4'd7;
cs <= 1'b1;
end
end
...其他代码部分
endcase

aammoo · 发表于 2019-7-29 17:32:34

leicai05 发表于 2019-7-29 08:38
这部分代码贴在下面，data_sp是4bit, 数组定义的是7个16位数据，实际接收的时候，会重复16次。
reg [3:0 ...

你看一下综合后的电路，应该只接了3条地址线
你sp最高位是1的时候跟sp最高位是0的时候写的地址是一样的

小学肄业 · 发表于 2019-8-4 00:12:16

应该截取了

uindex · 发表于 2019-9-14 21:59:00

综合器会直接忽略掉。

请教，verilog中，数组越界赋值了会怎么样？

阿莫论坛20周年了！感谢大家的支持与爱护！！