求解答：quartus与modelsim联合仿真出现问题

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RTL仿真出现上图 ，不知道什么原因求解答！！
之前仿真过别的工程是好使得，区别是上一个工程只有一个top文件，这个工程top下还有两个文件， 测设代码如下：
`timescale 1 ns/ 1 ps
module Beep_vlg_tst();

reg clk;
reg rst_n;
                                          
wire out;
              
Beep i1 (
        .clk(clk),
        .out(out),
        .rst_n(rst_n)
);
initial                                                
        begin                                                               
        $monitor($time,"led value = ",out);                     
        clk = 0;
        rst_n = 0;
        #1000
        @(posedge clk);
        rst_n = 1;     
        repeat(5) #1_000_000_000;
        $stop;                                                            
// --> end                                             
        $display("Running testbench");                       
end   
                                                
always     begin                                                  
   #20 clk = ~clk;                                                                                    
end               

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对了，还有点开reort文件里面啥也没有