通一个模块例化多次是都一样吗？

xiaoyangshanren · 发表于 2015-11-13 14:16:40

各位莫友好：
我最近有一个工程，三路信号采集，但是总是有一路信号不对。三路信号的代码都是一样的模块处理的，硬件也是经过验证的。
我想请问下，在FPGA中，相同的模块例化3次能保证3路综合出来的都一样吗？如果不一样，会有什么影响？谢谢

yuyu87 · 发表于 2015-11-13 15:00:34

不能保证吧，

回眸的兔子 · 发表于 2015-11-13 15:30:31

每次综合后在FPGA芯片里的布局布线都是不一样的，如果是高速信号的话，时序会有问题的，可以优化下模块时序或者做做logiclock~

xiaoyangshanren · 发表于 2015-11-13 15:38:17

回眸的兔子发表于 2015-11-13 15:30
每次综合后在FPGA芯片里的布局布线都是不一样的，如果是高速信号的话，时序会有问题的，可以优化下模块时序 ...

能具体点吗？给点思路吧，现在对这个问题一筹莫展啊~

xiaoyangshanren · 发表于 2015-11-13 15:38:47

yuyu87 发表于 2015-11-13 15:00
不能保证吧，

那这种类型的优化，各个模块之间有什么区别吗？

回眸的兔子 · 发表于 2015-11-13 15:43:05

布局布线的不一致，最直接的结果就是延时的问题，小到一个寄存器到另一个寄存器，大到模块之间，时序不满足的话，就开始各种问题了。
具体解决方案的话，我觉得首先要保证你的模块功能上是没有问题的，然后就是在时序上下功夫了，具体的优化方法包括时序约束，logiclock等等，相应的资料你可以在网上找找

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