spantan 6一个10m的输入时钟如何产生 100m和 25m的时钟？

atom100 · 发表于 2015-9-11 17:00:10

折腾好几天了，只用 dcm只能产生100m和 50m, 好像只能是输入时钟的 10倍的时钟；用 dcm +pll只能产生一个 25m的时钟，其他输出都是灰色显示？
有办法吗？

scar · 发表于 2015-9-11 19:04:51

100M进行4分频就是25M呀

atom100 · 发表于 2015-9-11 21:45:44

本帖最后由 atom100 于 2015-9-11 21:50 编辑

你好，你不明白，
xilinx的时钟很特别，分两种dcm和pll，如果只选DCM 的话，输入是10mhz，输出只能是10mhz的整数倍的频率，比如20 ， 50 ， 100，此时可以有多个输出；
如果选DCM+PLL的组合，输出只有一个，可以输出5，25 ，50，总之可以选择的输出变比更多了，但只能有一个输出，其他的输出都是不可以用的（灰色显示）；和 altera的 pll使用方法完全不同啊，
按道理可以输出的，它偏输出不了，你看我原文，

JQ_Lin · 发表于 2015-9-11 21:57:53

楼主啊，10mHz 和 10MHz 完全不是一码事的！

NJ8888 · 发表于 2015-9-11 22:02:35

本帖最后由 NJ8888 于 2015-9-11 22:04 编辑

atom100 发表于 2015-9-11 21:45
你好，你不明白，
xilinx的时钟很特别，分两种dcm和pll，如果只选DCM 的话，输入是10mhz，输出只能是10mhz ...

你用哪种xilinx？里面不会有一个DCM，你可以用两个DCM，另外S6还可以用时钟向导用一个DCM输出好几路倍频的，我用20MHz时钟，产生90MHz 40MHz

dr2001 · 发表于 2015-9-11 22:37:49

本帖最后由 dr2001 于 2015-9-11 22:39 编辑

看UG382并且完整理解了么。。。

你的需求需要用PLL_Base，但是不要用DCM。PLL把10M倍到100M，然后用Output的分频器分到100M和25M即可。
如果开了DCM的话，是PLL的输出去DCM，这时候要两个DCM才够用；如果没有移相的要求，用DCM并不能给你提供更多的好处。

DCM只有一个频率综合器，这个频率综合器没有多输出端口，所以，DCM在这里没啥用；PLL更合适。

linjpxt · 发表于 2015-9-11 23:32:21

用它的pll ip就行

atom100 · 发表于 2015-9-12 13:43:42

JQ_Lin 发表于 2015-9-11 21:57
楼主啊，10mHz 和 10MHz 完全不是一码事的！

请教，有啥区别？

atom100 · 发表于 2015-9-12 13:44:14

本帖最后由 atom100 于 2015-9-12 13:46 编辑

dr2001 发表于 2015-9-11 22:37
看UG382并且完整理解了么。。。

你的需求需要用PLL_Base，但是不要用DCM。PLL把10M倍到100M，然后用Output ...

我正研究ug382，以前用altera，刚用xilinx，很多不熟悉；
我也选择了pll_base的，但是提示说10MHz的输入频率太低了？我再看下

wye11083 · 发表于 2015-9-12 15:51:24

你dcm1 *10，dcm2 /4就行了。

dr2001 · 发表于 2015-9-12 18:28:49

atom100 发表于 2015-9-12 13:44
我正研究ug382，以前用altera，刚用xilinx，很多不熟悉；
我也选择了pll_base的，但是提示说10MHz的输 ...

看DS162的DCM和PLL参数章节。

DS162指出，PLL要求最少19M的输入。。。
所以，只能用DCM先把频率用CLKFX倍频到100MHz，然后用PLL或者另外一个DCM把频率下到25M。PLL会过VCO，DCM只是分频。

之前我没看DS162手册。

JQ_Lin · 发表于 2015-9-12 19:10:57

atom100 发表于 2015-9-12 13:43
请教，有啥区别？

难道你看不出来？

atom100 · 发表于 2015-9-13 11:22:25

JQ_Lin 发表于 2015-9-12 19:10
难道你看不出来？

mHz也没有被指定特别的意思吧？

atom100 · 发表于 2015-9-13 11:38:20

本帖最后由 atom100 于 2015-9-13 15:32 编辑

dr2001 发表于 2015-9-12 18:28
看DS162的DCM和PLL参数章节。

DS162指出，PLL要求最少19M的输入。。。

thank，我刚用xilinx ，没头绪，
DCM级联 DCM+PLL有问题，我在生成DCM的时候选择了输出加一个BUFG，后面DCM+PLL也加了BUFG，
ise 告诉我全局时钟资源不够用，是不是要用第二全局时钟资源
//=============================================================
请教：
DCM_SP
Settings
里这几项干嘛用的？
Allow override mode(manual edits to the DCM_SP attributes)

CLKDV_DIVIDE
CLKFX_DIVIDE
CLKFX_MULTIPLY
CLKIN_DIVIDE_BY_2
CLKIN_PERIOD 尤其这个不知道啥用？输入时钟的周期，还是输入时钟的倍数？

Output Clock Mapping
CLK_OUT1 CLK_DV 具体含义没找到？
            CLK2X 输出增大2倍吗？

我在xilinx的网站上找到了个资料，clocking wizard，问题这个说明上也没说这几项具体怎么用？
xilinx  难道让我们自己去猜吗？？

YFM · 发表于 2015-9-13 21:08:27

JQ_Lin 发表于 2015-9-12 19:10
难道你看不出来？

按照楼主的标题我完全可以这样回答：因为10mHz频率太小了不满足PLL的最低输入频率要求所以产生不了100mHz和25mHz的时钟。

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