verilog条件赋值能嵌套吧？

atom100 · 发表于 2015-8-14 21:03:29

请教个问题：
reg [15:0]m;
reg  [7:0]c;
reg  [7:0]d;
reg  en1;
reg  en2;

assign m = en1 ？ { 8'b0,a} ：  （en2  ？ { 8'b0, c }  ： { 8'b0  ,d}  ）；
像上面这样赋值可以吧？？

有缘于你 · 发表于 2015-8-14 21:17:23

可以

linjpxt · 发表于 2015-9-12 00:01:02

三选一的选择器

yiwei0397 · 发表于 2015-9-12 13:42:44

你这样只是把源代码功能翻译，交给了软件自己而已。

aegean2000 · 发表于 2015-9-15 17:16:37

当然可以，只要语法符合规则就行，再多一点都不怕

gxh470873852 · 发表于 2015-9-17 19:05:24

可以啊，为什么不行，只要合语法就行的

YFM · 发表于 2015-9-17 19:45:43

不光要符合语法，楼主你还要想这个用硬件是否能实现。

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