Xilinx Spartan6 仿真Block RAM遇到的问题，求高手解决

fy_bk

通过ISE14.4 的CoreGen 生成Block RAM，综合编译都通过，然后想进行行为仿真，使用的是ISE自带的仿真器Isim，仿真时出现一个问题，提示出warning，具体内容如下：
Simulator is doing circuit initialization process.
Block Memory Generator CORE Generator module loading initial data...
WARNING: at 0 ps: file mifA.mif could not be opened
1465331350153982224147467232072913762988861607380484459110551152183111192004746149403861397757651932798722481622905633130827289426003030588447311599813222195                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                     7883945052826593638
Stopped at time : 0 fs : File "D:/Xilinx/14.4/ISE_DS/ISE/verilog/src/glbl.v" Line 50
导致能正确给地址到RAM，但是无法从RAM读取出数据。
其中生成RAM时加入了.coe文件对其进行初始化，但依然有该问题，请教高手解决该问题

fy_bk

自己先顶一下，有前辈遇到过这个问题没？

fy_bk

其中软件提示Stopped at time : 0 fs : File "D:/Xilinx/14.4/ISE_DS/ISE/verilog/src/glbl.v" Line 50，具体是在    assign (weak1, weak0) PRLD = PRLD_int这一行;不过本人也没看懂这行代表什么。