xilinx的一个时钟源可以作为两个pll或mcmm的输入吗？

atom100 · 发表于 2015-4-22 23:59:34

gwnpeter · 发表于 2015-4-23 00:36:29

本帖最后由 gwnpeter 于 2015-4-23 00:37 编辑

我在3s200a上可以，
不过你的输入时钟引脚连接到另外一个dcm模块，会导致时钟约束不通过，需要在约束文件中加入忽略。
因此产生的两个时钟不能保证同步，不过一般这样使用两个dcm，输出的时钟频率不会相同，所以不会存在相位同步问题
我输入20M，一个产生100M给fpga用。一个24M输出给usb用

atom100 · 发表于 2015-4-23 07:59:37

感谢回复，
我现在遇到的问题是输入时钟源送到 xuai模块里，然后xuai的输出一个与它的输出数据同步的时钟，我用这个时钟驱动我的逻辑模块，然后我的逻辑模块到输出管脚的时序不满足要求，时序报告是说：-3ns的不满足，route占70%，logic占30%,我想是逻辑模块的寄存器距离管脚太远了，如果时钟输入管脚不变，而改变 pll的位置是否可以满足？

atom100 · 发表于 2015-4-23 08:01:33

xilinx的xuai模块输出的时钟，在xuai模块内部是否已经经过了一个pll，xilinx内的时钟经过一个pll后，该pll的输出能否经过一个BUFG上全局时钟网络输送到我需要的位置，然后再经过一个pll？

gwnpeter · 发表于 2015-4-24 08:49:02

个人估计不是这个pll的问题，有可能是编程的问题，有没有使用同步时钟驱动，流水线？我对fpga不是很内行，只能用来搞简单的东西，加个fifo，tft之类的，速度不算高的。或者贴一点代码上来，坛子上有别的大牛的.....

xilinx的一个时钟源可以作为两个pll或mcmm的输入吗？

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