数据传输有效信号，是在下降沿给，还是上升沿给？

atom100 · 发表于 2015-1-6 12:50:47

本帖最后由 atom100 于 2015-1-6 14:19 编辑

如图中所示verilog 内部不同模块之间传送数据，数据和数据有效信号是按哪个给呢？

biansf2001 · 发表于 2015-1-6 13:04:57

下降沿建立，上升沿稳定

7802848 · 发表于 2015-1-6 13:09:10

如果发端在上升沿发那收端在下降沿收
如果发端在下降沿发那收端在上升沿收

atom100 · 发表于 2015-1-6 14:24:09

本帖最后由 atom100 于 2015-1-6 14:25 编辑

如果如图中说是是否可以？
前一个时钟 data valid信号变高，但data valid 变高的这个时钟沿，一定不会被采到，但下个时钟沿，让数据有效

atom100 · 发表于 2015-1-6 20:04:07

请教，有谁能说下吗？？

agilityChen · 发表于 2015-1-6 21:08:42

biansf2001 发表于 2015-1-6 13:04
下降沿建立，上升沿稳定

这是SPI的传输方式。
同步电路，比如数字芯片内部，ssram, sdram，pci等，都是在同一个边沿建立，同一个边沿采样。

atom100 · 发表于 2015-1-7 11:06:27

本帖最后由 atom100 于 2015-1-7 11:07 编辑

always @(posedge clk_125m)
if(data_valid)
data_out <= data;
这几句话综合为下图

图中的使能信号EN，是在何时给？应该在clk_125m下降沿给吧

agilityChen · 发表于 2015-1-7 11:59:54

atom100 发表于 2015-1-7 11:06
always @(posedge clk_125m)
if(data_valid)
data_out

只要满足setup time和hold time的要求，在哪给都可以。

atom100 · 发表于 2015-1-7 13:17:41

本帖最后由 atom100 于 2015-1-7 13:25 编辑

恩，thank
EN信号应该算是属于异步信号吧？
时序上应该按 recovery time 和 removal time 进行约束吧？
但在图3中的最下面的 data valid下降沿位置，综合器认为这个边沿上的数据是应该被保存呢，还是被舍弃？
就是进行进行 recovery time 和 removal time 的约束以后，综合器应该认为 data valid 的上升沿处的数据是无效的吧？但综合器认为 data valid 下降沿处的数据有效吧？

数据传输有效信号，是在下降沿给，还是上升沿给？

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