关于i.MX6 DDR3的CLK连接疑问

avril0820 · 发表于 2014-12-4 13:17:49

目前，看到i.MX6的Demo板上DDR3的Layout采用了四片DDR3来做设计，拓扑方式采用的是T形拓扑，使用了两组CLK时钟连接信号，分别是CLK0和CLK1，另外，我现在也采用了四片DDR3设计，拓扑方式使用Fly-by的方式来进行layout，所以，如果是按我所采用Fly-by的拓扑方式是否使用其中一组的CLK信号就可以了，而不用使用两组CLK信号连接？？？目前在i.mx6的相差硬件设计手册上也没有看到相关的描述，希望飞思卡尔相关FAE来解答一下，谢谢！

fengyunyu · 发表于 2014-12-4 13:22:26

Fly-by拓扑结构，DDR3芯片可以共享一组CLK管脚、地址管脚和控制管脚

avril0820 · 发表于 2014-12-4 13:28:12

fengyunyu 发表于 2014-12-4 13:22
Fly-by拓扑结构，DDR3芯片可以共享一组CLK管脚、地址管脚和控制管脚

其实两组的CLK信号是否是一样的，没有时间延迟的区别？？

fengyunyu · 发表于 2014-12-4 13:35:30

avril0820 发表于 2014-12-4 13:28
其实两组的CLK信号是否是一样的，没有时间延迟的区别？？

这个需要看手册或FSL的专家来回复了。

sch2013 · 发表于 2014-12-4 14:24:43

如果不是非要采用Fly-by 建议延续开发板的T型拓扑，可以减少开发时间，走线和层叠结构都可以参考开发板，毕竟飞思卡尔验证过。如果是大于4PCS DDR Fly-by 好像毕竟有优势。

avril0820 · 发表于 2014-12-7 13:06:21

sch2013 发表于 2014-12-4 14:24
如果不是非要采用Fly-by 建议延续开发板的T型拓扑，可以减少开发时间，走线和层叠结构都可以参考开发板，毕 ...

DDR两面放置会有焊接不良风险，所以切换到同一面放置，使用fly-by拓扑，也看到他们手册上有八片的设计方案，但是没有找到相应的参考设计，好像也是用了两组时钟

sch2013 · 发表于 2014-12-8 15:46:39

avril0820 发表于 2014-12-7 13:06
DDR两面放置会有焊接不良风险，所以切换到同一面放置，使用fly-by拓扑，也看到他们手册上有八片的设计方 ...

我们目前采用两面贴片还没有发现不良品。

这类的确实没有参考设计。

关于i.MX6 DDR3的CLK连接疑问

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