使用高速时钟检测低速时钟信号时丢失边沿问题

渭水清风1

在用VHDL写模块处理SPI时，由于需要响应双边沿，因此模块时钟采用了高速时钟（比如16MHz），SPI_SCLK（600kHz）当一般信号处理，靠clk触发来判断spi_sclk的边沿。

类似这样：


process(n_reset,clk)
begin
        if n_reset = '1' then
                if rising_edge(clk) then
                        previous_spi_sclk <= spi_sclk;                       
                        if previous_spi_sclk = '0' and spi_sclk= '1' then       
                                -- DO SOMETHING
                        end if;
                end if;
        else
                -- RESET REGISTERS
        end if;
end process;

不过发现在使用中，会发生SPI_SCLK边沿偶尔丢失的问题，导致移位错位，把波形输出观察，发现previous_spi_sclk 信号并没有什么问题。不知道是否有人遇到过？

渭水清风1

抓了一下波形，问题如下图黄圈所示。
发现在有的时候prev_spi_sclk的值并没有严格比spi_sclk晚一拍。
图中clk为2.048MHz，spi_sclk为600kHz
不知道是什么原因。器件是altera的cyclone3，资源只用了30%而已。

wye11083

我遇到过类似的，用100M时钟去采16M的信号，边沿丢失率极高。后来将速度提高到200M，也有一定丢边沿率。最后只能提到300M了。事实证明，有些地方用异步比用同步要可靠得多。

huangiggw

渭水清风1 发表于 2014-12-2 15:28
抓了一下波形，问题如下图黄圈所示。
发现在有的时候prev_spi_sclk的值并没有严格比spi_sclk晚一拍。
图中c ...

既然clk是16M，仿真时为啥不用16M呢？

渭水清风1

huangiggw 发表于 2014-12-2 17:57
既然clk是16M，仿真时为啥不用16M呢？

这是逻辑分析仪抓的，仪器采样率有限太快的话抓不到。
现象和16M时是一样的。

wang110

reg sclk;
process(n_reset,clk)
begin
        if n_reset = '1' then
                if rising_edge(clk) then
                sclk<=spi_sclk;       
                        previous_spi_sclk <= sclk;                        
                        if previous_spi_sclk = '0' and sclk= '1' then        
                                -- DO SOMETHING
                        end if;
                end if;
        else
                -- RESET REGISTERS
        end if;
end process;

楼主可先用clk采下spi_clk,再做边沿检测，

Fourier00

有没有打两拍然后采样

jarodzz

spi_clk 和你用的 16MHz clock 之間的關係是不知道，要視為非同步訊好，需作同步電路處理。

渭水清风1

多谢楼上几位，加了一级同步确实好了，类似这样
process(n_reset,clk)
begin
        if n_reset = '1' then
                if rising_edge(clk) then
                        previous_spi_sclk <= spi_sclk;   
                        previous_spi_sclk2 <= previous_spi_sclk;                       
                        if previous_spi_sclk2 = '0' and previous_spi_sclk= '1' then        
                                -- DO SOMETHING
                        end if;
                end if;
        else
                -- RESET REGISTERS
        end if;
end process;

看来确实是因为spi_sclk不是由clk同步导致的，不过这样的话就要求clk频率至少为spi_sclk的四倍，好在spi_sclk频率比较低。

putty

检测边沿的话,至少采样两个信号.否则必定会因为亚稳态导致丢失的.想再保险点,就采样三次.clk频率比spicclk高2倍即可.