verilog 简单开关级描述无法综合 请大神赐教！

chanly

开关级电路如图1所示，描述代码如图2所示，quartus错误截图如图3所示.不明白为什么会错误。

RUANJI

Verilog是硬件描述语言，描述的内容不仅仅包含FPGA内部的硬件。

开关级的语言在FPGA上没法综合。

chanly

RUANJI 发表于 2014-11-15 14:35
Verilog是硬件描述语言，描述的内容不仅仅包含FPGA内部的硬件。

开关级的语言在FPGA上没法综合。 ...

假如我要实现上述功能，如何用门级电路实现了，大神谢谢

RUANJI

FPGA内部没有这种结构。
顶多也就是一个三态门。

alcohol

楼主是要描述一个 3输入或门，带开漏输出的？
out = a | b | c;
assignment editor 指定 out 开漏不就行了？

chanly

alcohol 发表于 2014-11-15 22:51
楼主是要描述一个 3输入或门，带开漏输出的？
out = a | b | c;
assignment editor 指定 out 开漏不就行了 ...

此方法确实行，需要在外面加一个上拉电阻。多谢。weak pull up能提供多达电流？1mA有没有

kebaojun305

chanly 发表于 2014-11-17 18:28
此方法确实行，需要在外面加一个上拉电阻。多谢。weak pull up能提供多达电流？1mA有没有 ...

电流的看你的外部上拉电阻啊，一般IO口自带的上拉，都是等效于几十K电阻的mos管。

alcohol

chanly 发表于 2014-11-17 18:28
此方法确实行，需要在外面加一个上拉电阻。多谢。weak pull up能提供多达电流？1mA有没有 ...

这还真没试过，我只试过配外部上拉的。

还有，外部上拉多半是需要与其他器件IO电平匹配，上拉还要看手册声明的电压范围（我当时是驱动小MOS，偷懒直接兼容开漏的，性能没测试过），此外好一点的CPLD/FPGA可以支持多电源轨的IO，与内核分离——比如建立一个1.8/3.3/5V都有的复杂IO系统。
这种模式往往是限制了IO区域，一个IO区域只有一个电压。