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本帖最后由 atom100 于 2014-9-10 16:53 编辑
请教:用quartus ii 写了个简单的状态机,如下:
`timescale 1ns / 1ps
module ts(
input inclk_50m,
input rst_n);
//wire clk_50m;
// wire clk_200m;
pll u(
.inclk0(inclk_50m),
.c0(clk_200m),
.c1(clk_50m));
reg [4:0]state;
wire clk_50m;
always @(posedge clk_50m or negedge rst_n)
begin
if(!rst_n)
state <=5'd0;
else
begin
case(state)
5'd0: state <= 5'd1;
5'd1: state <= 5'd2;
5'd2: state <= 5'd3;
5'd3: state <= 5'd4;
5'd4: state <= 5'd5;
5'd5: state <= 5'd2;
endcase
end
end
endmodule
波形如图:
状态机的变化 不是在时钟的边沿 ?什么原因? |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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