关于DDR走线的等长问题

stevencheng · 发表于 2014-9-9 13:42:11

RT，做过几款ARM核配DDR3内存的系统，对于DDR的等长一直有疑问。
部分DEMO电路并没有做等长处理，仅仅是线拉通了（单颗DDR3），稳定性未知。
自己设计的电路都有做等长处理，系统到目前为止未发现异常。
等长在DDR3走线的影响有多大？
还请坛内砖家发表意见。

pangzi530 · 发表于 2014-9-9 13:58:35

等长也是有个误差范围的，只要在范围之内就可以了。飞思卡尔和镁光的技术资料都有说明的。

lizai10 · 发表于 2014-9-9 14:09:27

这个跟主芯片关系也挺大的

wgxold · 发表于 2014-9-9 14:14:13

与DDR运行的频率、主控制器设计要求，都有关系，频率越低对等长的要求越宽松。

alancpu2011 · 发表于 2014-9-9 14:17:27

还是要看你这系统跑多少频率的以前搞过一块跑400M的板子布板密度问题也没用完全按设计规范走测试下来也没任何问题

xu1688 · 发表于 2014-9-9 14:25:45

前段时间也弄了一块DDR3的板，也是第一次。老是担心走线规则，感觉网上有好多理论。最后就自己折中选择，目前还可以

djragon · 发表于 2014-9-9 14:34:38

稍微注意一下频率不是很高是没问题的

wye11083 · 发表于 2014-9-9 15:19:54

alancpu2011 发表于 2014-9-9 14:17
还是要看你这系统跑多少频率的以前搞过一块跑400M的板子布板密度问题也没用完全按设计规范走测试下来也 ...

一般差分线对要求在+-1mil以内，时钟到地址命令一般可达+-300mil，到DATA可达+-100mil。

ruanxianwu · 发表于 2014-9-9 15:35:46

Claude · 发表于 2014-9-9 15:40:48

stevencheng · 发表于 2014-9-10 11:43:35

wye11083 发表于 2014-9-9 15:19
一般差分线对要求在+-1mil以内，时钟到地址命令一般可达+-300mil，到DATA可达+-100mil。 ...

差分线对要求+-1mil以内，这个要求太高了吧？我们在设计时控制的+-5mil。

rayman_ppx · 发表于 2014-9-10 11:48:41

看芯片手册，一般都有说明的

chen_ym · 发表于 2014-9-10 11:52:26

学习了，，，，，

wjjsl · 发表于 2014-9-10 11:52:37

看DDR运行频率的允许误差范围

stevencheng · 发表于 2014-9-10 12:01:53

alancpu2011 发表于 2014-9-9 14:17
还是要看你这系统跑多少频率的以前搞过一块跑400M的板子布板密度问题也没用完全按设计规范走测试下来也 ...

我们板子主芯片跑800M，两颗DDR3，看了DEMO板是没有严格做等长的。

xinbadazz · 发表于 2014-9-10 12:37:33

一直很好奇，等长线所允许的长度差别究竟是多少。

wye11083 · 发表于 2014-9-10 14:44:57

stevencheng 发表于 2014-9-10 11:43
差分线对要求+-1mil以内，这个要求太高了吧？我们在设计时控制的+-5mil。

不算高，毕竟本身就有误差。不过，能少一点少一点还是要好一些。因为差分线涉及到电平交错，如果差得太多，就会造成占空比异常。

apad · 发表于 2014-9-10 15:08:17

很多板子都没跑到DDR3的最高速度，2，3百M的速度只要相差太大都没问题。500mil内。

竹叶听筝 · 发表于 2014-9-10 16:11:00

我在实习公司的时候，见他们做过一块板 2块DDR3的，做好后，频率低的时候，什么问题都没有，频率高了各种内存报错。后来将数据线和时钟线按标准修改后，就没有出问题了。所以走线的时候，一定要注意

webwiner · 发表于 2014-9-10 16:24:11

本帖最后由 webwiner 于 2014-9-10 16:29 编辑

DDR3比DDR2布线要好些，所有信号布线线长在2500mil 内情况下，800MHz以下，个人认为 100mil的误差都是可以工作的（差分线除外），稳定性要看分组走线是否规范，软件优化的怎么样。

qwerttt · 发表于 2014-9-10 20:42:14

楼主你的DDR3布线用链式还是T型拓扑

stevencheng · 发表于 2014-9-11 09:03:37

qwerttt 发表于 2014-9-10 20:42
楼主你的DDR3布线用链式还是T型拓扑

用的T型拓扑，感觉DDR不做等长在频率不超过1G的情况下还是可以忍受的。
线如果走得比较长的话不等长带来的影响会比较大。

stevencheng · 发表于 2014-9-11 09:10:08

打孔对DDR走线影响有多大？曾经看过华为的板子，DDR线上打了6个过孔，真是恐怖！

fy_bk · 发表于 2014-9-12 19:33:25

wye11083 发表于 2014-9-10 14:44
不算高，毕竟本身就有误差。不过，能少一点少一点还是要好一些。因为差分线涉及到电平交错，如果差得太多 ...

你这应该很高了，本身是有误差，但它也有可容许的误差范围，我500M的信号误差设置在10mil就行，很稳定的

jslixiaochen · 发表于 2014-9-12 19:34:49

完全等长挺难的

ruanxianwu · 发表于 2014-9-12 19:35:04

与DDR运行的频率、主控制器设计要求，都有关系，频率越低对等长的要求越宽

stevencheng · 发表于 2014-9-13 13:53:46

看来等长的问题还是需要根据具体的使用环境进行折中选择，目前ARM核的运行频率越来越高，相信等长以后会变成必须品。

litop · 发表于 2014-9-14 14:05:20

DDR3，，，需要串阻抗匹配电阻么？看了一些原理图，有的有，有的没有。。一直都很模糊。

stevencheng · 发表于 2014-9-14 15:21:50

litop 发表于 2014-9-14 14:05
DDR3，，，需要串阻抗匹配电阻么？看了一些原理图，有的有，有的没有。。一直都很模糊。 ...

线拉得不长可以不用考虑，拉得长了就必须加，加电阻主要是为了防止终端反射波。

nightseas · 发表于 2014-9-14 15:31:36

绕线会带来EMI问题，所以一般只要满足芯片要求即可，ddr controller频率低的时候，地址线差1000mil以上也不会有问题

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